一种基于过采样结构的改进型时钟数据信号恢复电路的制作方法
【技术领域】
[0001]本发明涉及数字通信领域，尤其涉及一种基于过采样结构(Oversampling)的改进型时钟数据信号恢复电路。
【背景技术】
[0002]本发明涉及数字通信领域，串行接口常用于芯片至芯片和电路板至电路板之间的数据信号传输。随着系统带宽不断增加，并行接口已经被高速串行链接，或串行器/并行器(SERializer/DESerializer, SERDES)所取代。
[0003]其核心部分为时钟数据信号恢复(Clock Data Recovery，⑶R)电路的设计。时钟数据信号恢复电路主要完成两个工作，一个是时钟恢复，一个是数据信号重定时，也就是数据信号的恢复。时钟恢复主要是从接收到的非归零(non-return-to-zero，NRZ)码中，将嵌入在数据信号中的时钟信息提取出来，数据信号恢复指用提取出来的时钟对数据信号进行采样，完成数据信号的接收。
[0004]CDR电路一般根据接收端输入数据信号和本地时钟的关系进行分类。常见的CDR拓扑结构可分为如下的三大类:
[0005](I)采用反馈相位跟踪结构。如锁相环(Phase Locked Loop，PLL)，延迟锁相环(Delay Locked Loop，DLL)，相位插值器(Phase Interpolator，PI)和注入锁定(Inject1nLocked，IL)结构的 CDR0
[0006](2)无反馈的基于过采样结构的⑶R。
[0007](3)采用相位同步但没有相位跟踪环路的⑶R，如基于门控振荡器(GatedOscillator)和高品质因数(quality factor, Q)带通滤波结构的⑶R。
[0008]过采样法就是用高于被采样信号速率N倍的采样速率在一个数据信号位宽度内采样多次，然后再根据某种判决算法从多次采样的数据信号中恢复出正确的时钟和数据信号的方法，即通过随机的等距离多次采样来获得额外的数据信号信息，并对这些数据信号信息做进一步处理的方法。
[0009]现有技术中的无反馈的基于过采样结构的CDR电路，如图1所示，一般只适用于低速数据信号传输，在传输速率到达一定速度后，高于传输速率N倍的采样时钟将非常难以获得。并且，在过采样电路中，多相数据信号采样器与鉴相器的工作频率为N倍的数据信号传输速率，这种高频的工作环境对于电路的性能要求非常高，时序要求苛刻，逻辑布局布线严格，对电路实现工艺要求高，设计成本也非常大。
【发明内容】
[0010]本发明的目的是提供一种基于过采样结构的改进型时钟数据信号恢复电路，通过增加电路面积的方式，获得了降低电路工作最高频率的效果；并且，通过DLL电路对采样时钟及输入数据信号进行延迟的方法，大大降低了 PLL设计电路的难度，提高了数据信号传输的速率。
[0011]第一方面，本发明实施例一提供了一种基于过采样结构的改进型时钟数据信号恢复电路，所述电路包括:
[0012]锁相环，第一延迟锁相环组，多相数据信号采集器组，第二延迟锁相环组，以及鉴相器；
[0013]所述锁相环的输入端接收外部输入的第一时钟信号；将所述第一时钟信号的频率降低为原来的二分之一，获取第二时钟信号；
[0014]所述锁相环的输出端连接所述第一延迟锁相环组，用于将所述第二时钟信号输入到所述第一延迟锁相环组的第一延迟锁相环中；其中，所述第一延迟锁相环组包括η个级联的延迟锁相环；
[0015]所述第一延迟锁相环组中第a个延迟锁相环延迟360° X (a_l)/n相位后，输出所述第二时钟信号；
[0016]所述多相数据信号采集器组包括m个多相数据信号采集器；
[0017]所述第一延迟锁相环组中第a个延迟锁相环，将延迟360° X (a_l)/n相位后的第二时钟信号，分别输出到多相数据信号采集器组中m个多相数据信号采集器对应的第a个输入端口 ；
[0018]所述多相数据信号采集器组中的第一多相数据信号采集器接收外部输入的数据信号;
[0019]所述第二延迟锁相环组包括m-Ι个延迟锁相环；
[0020]所述多相数据信号采集器组中第b个多相数据信号采集器与第b+Ι个多相数据信号采集器之间，通过所述第二延迟锁相环组中的第b个延迟锁相环连接；
[0021]所述第二延迟锁相环组中的第b个延迟锁相环用于将所述相邻两个多相数据信号采集器的输出进行延迟，所述多相数据信号采集器组中第b个多相数据信号采集器与第b+Ι个多相数据信号采集器之间的相位差为360° /nXm ;
[0022]多相数据信号采集器组中的第b个多相数据信号采集器，根据所述第a个输入端口的延迟360° X (a-l)/n相位后的第二时钟信号采集一个采样数据信号；
[0023]所述多相数据信号采集器组中第m个多相数据信号采集器连接所述鉴相器；
[0024]所述鉴相器获取mXn个采样数据信号，其中，a ^ n，b < m，a、b、m和η均为自然数。
[0025]优选的，所述η个级联的延迟锁相环具有相同的时钟频率。
[0026]优选的，所述鉴相器还用于根据所述mXn个采样数据信号，提取m个最佳采样数据信号。
[0027]本实施例提供的基于过采样结构的改进型时钟数据信号恢复电路，通过增加电路面积的方式，获得了降低电路工作最高频率的效果，将电路的工作频率成倍的降低。并且，通过DLL电路对采样时钟及输入数据信号进行延迟的方法，在获得与N倍采样时钟相同的采样效果的同时，将采样时钟的频率由数据信号速率的N(N —般大于3)倍降低到数据信号速率的0.5倍，大大降低了 PLL设计电路的难度，提高了数据信号传输的速率，同时获取最佳采样点的信号。
【附图说明】
[0028]图1为现有技术提供的无反馈的基于过采样结构的始终数据信号恢复电路图；
[0029]图2为本发明实施例一提供的一种基于过采样结构的改进型时钟数据信号恢复电路图；
[0030]图3为本发明实施例一提供的一种基于过采样结构的改进型时钟数据信号恢复电路的时序逻辑图。
【具体实施方式】
[0031]下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
[0032]图2为本发明实施例一提供的一种基于过采样结构的改进型时钟数据信号恢复电路图。
[0033]如图2所示，基于过采样结构的改进型时钟数据信号恢复电路包括:锁相环，第一延迟锁相环组，多相数据信号采集器组，第二延迟锁相环组，以及鉴相器；
[0034]锁相环的输入端接收外部输入的第一时钟信号；将第一时钟信号的频率降低为原来的二分之一，获取第二时钟信号；输出端连接第一延迟锁相环组，其中，第一延迟锁相环组包括η个级联的延迟锁相环(本实施例中以4个级联的延迟锁相环为例进行说明，即η = 4)，并且η个级联的延迟锁相环具有相同的时钟频率。用于将第二时钟信号输入到第一延迟锁相环组的第一延迟锁相环中；第一延迟锁相环延迟0°相位后输出第二时钟信号；第一延迟锁相环组中第a个延迟锁相环延迟360° X (a-l)/n相位后，输出第二时钟信号；多相数据信号采集器组包括m个多相数据信号采集器(本实施例中以2个多相数据信号采集器为例进行说明，即m = 2);第一延迟锁相环组中第a个延迟锁相环，将延迟360° X (a-l)/n相位后的第二时钟信号，分别输出到多相数据信号采集器组中m个多相数据信号采集器中对应的第a个输入端口 ；多相数据信号采集器组中的第一多相数据信号采集器接收外部输入的数据信号；第二延迟锁相环组包括m-Ι个延迟锁相环(本实施例中以I个延迟锁相环为例进行说明，即m-Ι = I);多相数据信号采集器组中第b个多相数据信号采集器与第b+Ι个多相数据信号采集器之间，通过第二延迟锁相环组中的第b个延迟锁相环连接；第二延迟锁相环组中的第b个延迟锁相环用于将相邻两个多相数据信号采集器的输出进行延迟，多相数据信号采集器组中第b个多相数据信号采集器与第b+Ι个多相数据信号采集器之间的相位差为360° /nXm ;多相数据信号采集器组中的第b个多相数据信号采集器，根据第a个输入端口的延迟360° X (a-l)/n相位后的第二时钟信号，采集一个采样数据信号；多相数据信号采集器组中第m个多相数据信号采集器连接鉴相器；鉴相器获取mXn个采样数据信号，根据mXn个采样数据信号，提取m个最佳采样数据信号。其中，a < n，b < m，a、b、m和η均为自然数。
[0035]本实施例中，基于过采样结构的改进型时钟数据信号恢复电路的工作方式为:
[0036]锁相环接收外部输入的第一时钟信号，并且通过锁相环内部的分频器将第一时钟信号的频率降低为原来的二分之一，从而获取第二时钟信号。第二时钟信号输入到第一延迟锁相环组的第一延迟锁相环中；第一延迟锁相环延迟0°相位后输出第二时钟信号；第一延迟锁相环组中，第二延迟锁相环延迟360° X (a-l)/n相位后输出第二时钟信号；以此类推，第一延迟锁相环组中第a个延迟锁相环延迟360° X (a-l)/n相位后，输出第二时钟信号；并且，将经过延迟360° X (a-l)/n相位后的第二时钟信号输入到多项数据信号采集器组中m个多相数据信号采集器中对应的第a个相位输入端口。多相数据信号采集器组中的第一多相数据信号采集器接收外部输入的数据信号，并且在第一多相数据信号采集器中，通过延迟360° X (a-l)/n相位后的第二时钟信号对数据信号进行采样，获得η个采样数据信号。获得的η个采样数据信号在经过第二延迟锁相环组和多相数据信号采集器组中其他m-Ι个多相数据信号采集器时，不做任何处理，直接输入到鉴相器中；外部输入的数据信