使用异步数字采样的时钟校准的制作方法
【专利说明】使用异步数字采样的时钟校准
【背景技术】
[0001] 精确时钟校准用于优化高速1/〇(输入-输出）性能。例如，时钟校准可以被用于 校准时钟信号的占空比，I/O正交调节和时钟相位校准。当前的时钟质量传感器主要基于 模拟比较器和/或无源器件（例如，电容器、电阻器等）。这些无源器件占据相当大的面积 并且不可以在处理节点上很好地定标。模拟电路（例如，模拟比较器）和/或无源器件的 面积开销也限制了传感器的数量和位置，这限制了校准范围。
【附图说明】
[0002] 根据下面给出的详细描述和本公开的各种实施例的附图，将更加全面地理解本公 开的实施例。然而，这些仅仅为了解释和理解，而不应该被认为是将本公开限于具体实施 例。
[0003] 图1示出了根据本公开的一个实施例的使用异步时钟校准时钟信号的占空比的 电路。
[0004] 图2示出了根据本公开的一个实施例的使用异步时钟校准正交时钟信号的电路。
[0005] 图3示出了根据本公开的一个实施例的校准时钟度量的电路模型。
[0006] 图4示出了根据本公开的一个实施例的异步时钟生成器。
[0007] 图5示出了根据本公开的一个实施例的由异步时钟生成器使用的环形振荡器的 延时单元。
[0008] 图6示出了根据本公开的一个实施例的具有校正发射机时钟的占空比的电路的 系统。
[0009]图7示出了根据本公开的一个实施例的具有校准由接收机使用的时钟信号相位 的电路的系统。
[0010] 图8示出了根据本公开的一个实施例的用于校准相位内插器的电路。
[0011] 图9示出了根据本公开的一个实施例的用于校正图8的相位内插器的电路。
[0012] 图10是根据本公开的一个实施例的具有校准装置的智能设备或计算机系统或 SoC(片上系统）。
【具体实施方式】
[0013] 所述实施例介绍了可使用标准单元合成的全数字时钟校准装置和方法。在一个实 施例中，"随机等效时间采样"规则用于校准信号度量（例如，信号占空比）。在一个实施例 中，使用异步周期信号对时钟信号进行重复采样。在一个实施例中，采样信号被后处理以导 出待校准的时钟信号的平均性能。在该实施例中，采样密度函数（即，采样时钟边沿分布覆 盖时钟周期）接近均匀分布。
[0014] 所述实施例具有多种技术效果。一些非限制性技术效果包括：通过消除无源和模 拟比较器而减少电路面积；校准电路的更好的处理可扩展性以及用于该电路的更短的设计 时间（例如，可以被合成）；通过允许在时钟路径上集成大量用于校准的传感器而不降低时 钟质量带来的更好的测试设计（DFT)能力；更好的校准精度等。根据所描述的各种实施例， 其他技术效果将是明显的。
[0015] 在下述描述中，讨论大量细节以提供对本公开的实施例的更全面的解释。然而，本 领域技术人员显然知道，在没有这些具体细节的情况下也可以实施本公开的实施例。在其 他情况下，为了避免模糊本公开的实施例，以框图形式而不是细节来显示公知的结构和设 备。
[0016] 注意，在实施例的相应附图中，以线表示信号。一些线较粗，用于指示更多组成信 号路径，和/或一端或多端具有箭头，用于指示主要信息流方向。这些指示不用于限制。而 是，与一个或多个示例性实施例结合来使用所述线以便于更容易理解电路或逻辑单元。由 于设计需要或偏好，任何代表信号可以实际包括一个或多个信号，其可以在任一个方向传 输并可以采用任何适合类型的信号方案来实现。
[0017] 整个说明书和权利要求书中，术语"连接"表示所连接的事物之间的直接电气连 接，而无任何中间设备。术语"耦合"表示所连接的事物之间的直接电气连接，或通过一个 或多个无源或有源中间设备的间接连接。术语"电路"表示一个或多个无源或有源组件，它 们被布置为彼此协作以提供期望的功能。术语"信号"表示至少一个电流信号、电压信号或 数据/时钟信号。"一（a) "，"一（an)"和"所述"的含义包括复数的引用。"在……中"的 含义包括"在……中"和"在……上"。
[0018]术语"定标"通常指将设计（原理图和布局图）从一种处理技术转换为另一种处理 技术。术语"定标"通常也指在相同技术节点内缩小布局图和设备。术语"定标"也可指相 对于另一参数（例如电源电平）来调节（例如，减慢）信号频率。术语"实质上"、"靠近"、 "近似"、"接近"和"大约"通常指在目标值的+/-20%之内。
[0019] 除非另有说明，否则使用序数形容词"第一"、"第二"和"第三"等来描述通用对象， 仅仅指示涉及类似对象的不同实例，并不意味着这样描述的对象必须是在时间、空间、排序 或任何其他方式中的给定顺序。
[0020] 出于实施例的目的，晶体管是金属氧化物半导体（M0S)晶体管，其包括漏极、源 极、栅极和基极（bulk)端子。晶体管还包括三栅极和鳍式场效应晶体管，圆柱体全包围栅 场效应晶体管或其他实现晶体管功能的设备，像碳纳米管或自旋电子设备。源极和漏极端 子可以是相同的端子并在本文中可交换使用。本领域技术人员能够意识到，在不脱离本公 开的范围的情况下，可使用其他晶体管，例如双极型晶体管-BJTPNP/NPN、BiCMOS、CMOS、 eFET等。术语"丽"指示n型晶体管（例如，NM0S、NPNBJT等）以及术语"MP"指示p型晶 体管（例如，PMOS、NPNBJT等）。
[0021] 图1示出了根据本公开的一个实施例的使用异步时钟校准时钟信号的占空比的 电路100。在一个实施例中，电路100包括占空比校正器（DCC) 101、多路复用器（Mux) 102、 数字采样器103、计数器104、断路器（chopper) 105和异步时钟生成器106。
[0022]在一个实施例中，DCC 101接收差分时钟Clk_p和Clk_n作为输入，其中Clk_p相 对于(：11^_11有180度异相。在此，信号和携带那些信号的节点的标记可互换使用。例如，取 决于句子的上下文，Clk_p用于指示节点Clk_p或信号Clk_p。在一个实施例中，DCC 101 从计数器104接收DCC编码，以调节Clk_p_DCC和Clk_n_DCC的占空比，从而这些信号的占 空比实质上为50%。术语"占空比"指信号周期的逻辑高周期和逻辑低周期的持续时间的 比值。该比值表示为百分比。例如，信号的占空比为50%是指信号的逻辑低周期和逻辑高 周期的持续时间相同。
[0023] 在一个实施例中，Mux102接收Clk_p_DCC和Clk_n_DCC信号，并根据断路器105 提供的选择信号输出时钟信号。在一个实施例中，采样器103对时钟信号进行采样。在一个 实施例中，采样器103包括D触发器，其使用异步时钟生成器106生成的异步时钟（Async_ Clock)来定时。在其他实施例中，可对采样器103使用其他边沿触发序列单元。参考图 4-5,描述了异步时钟生成器106的实施例。再回到图1，在一个实施例中，Async_Cl〇Ck与 输入时钟信号Clk_p和Clk_n无关，即Async_Clock信号的上升沿和下降沿以及频率与输 入时钟信号Clk_p和Clk_n不同步。在一个实施例中，Async_Clock用于时钟信号的随机 采样，以确定用于调节Clk_p_DCC和Clk_n_DCC的占空比的DCC_code。
[0024] 在一个实施例中，断路器105首先促使Mux102选择作为时钟信号传输到采样器 103的Clk_p_DCC。在一个实施例中，使用工作在异步时钟的分频器（未示出）来实现断路 器105。在这样的实施例中，分频器的输出以每"N"个周期进行切换，其中"N"是分频器分 频比，即，切换Mux102接收到的选择信号。在一个实施例中，在Async_Clock的上升（或 下降）沿，采样器103采样Clk_p_DCC并为计数器104输出采样信号。在一个实施例中，计 数器104是1型计数器（onescounter)，并且当采样信号（即Clk_p_DCC的采样版本）的 逻辑电平为高时递增计数（即，其对逻辑高计数）。在一个实施例中，断路器105随后（例 如，在几个周期后）促使Mux102选择作为时钟信号传输到采样器103的Clk_n_DCC。Clk_ p_DCC是Clk_n_DCC的反相（inverse)
[0025] 在采样值和用于Mux102的选择信号之间没有依赖性。在一个实施例中，不管采 样值如何，断路器105以每"N"个周期自主地切换用于Mux102的选择信号。在该实施例 中，当采样信号（即Clk_n_DCC的采样版本）的逻辑电平为高时，计数器104递减计数。在 该实施例中，计数器104生成DCC_c〇de，其指示使用Clk_p_DCC对多少个进行采样以及使用 Clk_n_DCC对多少个进行采样。
[0026] 在一个实施例中，Clk_p_DCC和Clk_n_DCC的采样版本的计数比值之间的差提供 了关于信号Clk_p_DCC和Clk_n_DCC的占空比离50%有多远的指示，在该实施例中50%是 目标占空比。该信息以DCC_code的形式被传递给DCC101，从而其可以调节信号Clk_p_DCC 和Clk_n_DCC的占空比。在一个实施例中，DCC101接收DCC_code，并且根据DCC_code调 节DCC101中的晶体管（未示出）强度，以及生成Clk_p_DCC和Clk_n_DCC信号以使其具 有基本相同的占空比，例如50%占空比。
[0027] 在一个实施例中，由于仅使用一个米样器103以差分方式测量信号Clk_p_DCC和 Clk_n_DCC的占空