比，所以采样器103中的非理想性（例如，有限孔径，对于上升/下降转变 的不对称反应等）不影响占空比测量。在该实施例中，通过使用异步时钟来采样信号Clk_ p_DCC和Clk_n_DCC，采样密度函数（即，采样时钟边沿的分布覆盖至信号Clk_p或Clk_n 的时钟周期）接近均匀分布。
[0028] 在一个实施例中，Mux102和采样器103的位置接近DCC101，从而它们可以从尽 可能接近其从DCC101输出的点来采样Clk_p_DCC和Clk_n_DCC。在一个实施例中，其他逻 辑单元，即计数器104、断路器105和异步时钟生成器106可以位于不同位置。例如，计数器 104、断路器105和异步时钟生成器106可以位于远离DCC101处。在该实施例中，由于大 部分电路可以移动以远离关键路径（例如，时钟分布），所以降低了对用于正确校准占空比 的布局图制约。
[0029] 图2示出了根据本公开的一个实施例的使用异步时钟校准正交时钟信号的电路 200。应当指出，图2中与任意其他图的元件具有相同附图标记（或名称）的那些元件可以 任何类似于那些描述的方式来操作或运行，但不限于此。
[0030] 在一个实施例中，电路200包括：正交（Quad)时钟生成器201，Mux202a，Mux 202b，采样器203a，采样器203b，可配置逻辑204,断路器205,计数器206和异步时钟生成 器106。在一个实施例中，正交时钟生成器201生成正交时钟QClk，其具有四个时钟信号 (即，phl_p，ph2_p，ph3_p和ph4_p，以及phl_n，ph2_n，ph3_n和ph4_n)，其中每一个间隔 45度。这里，phl_p是phl_n的反相，ph2_p是ph2_n的反相，ph3_p是ph3_n的反相，ph4_ p是ph4_n的反相。在一个实施例中，Mux202a和Mux202b为4:1 (4-1)多路复用器，其每 一个接收所述四个时钟信号并选择其中一个作为输出，由采样器203a和203b用于采样。
[0031] 在一个实施例中，断路器205生成分别用于Mux202a和Mux202b的select1和 select2信号。在一个实施例中，断路器205根据Async_Clock在QClk的所有时钟输入中 循环，从而四个时钟信号的所有相位被采样器203a和203b超时采样。例如，断路器205首 先选择QClk的phi用于Mux202a，QClk的ph_2用于Mux202b。分别来自Mux202a和Mux 202b的输出QClkl和QClk2被采样器203a和采样器203b分别采样。
[0032] 在一个实施例中，采样器203a和采样器203b是D触发器，其在Async_Clock信号 的上升（或下降）沿采样以分别生成采样输出QClkl_s*QClk2_s。在其他实施例中，其他 类型的边沿触发连续单元可以用于采样器203a和采样器203b。在该实施例中，两个采样器 的存在（采样器203a和采样器203b)取消两个采样器之间的任何失配，可有助于正交误差 测量。在其他实施例中，可以使用其他类型的采样器来代替D触发器。
[0033] 在一个实施例中，可配置逻辑204接收采样信号QClkl_s和QClk2_s，并在它们之 间执行逻辑功能以生成数字信号输出，所述输出随后被计数器206接收。在一个实施例中， 可配置逻辑204包括在采样信号QClkl_s和QClk2_s之间和/或对其执行与、或、与非、或 非、异或、倒置、缓冲等功能的逻辑，以生成输出信号。
[0034] 图2的实施例可用于占空比检测（和校正），正交相位误差检测（和校正），正交 相位测量等。表1示出了由电路200执行的各种校准功能。校准功能的例子包括：占空比 失真（DCD)、正交误差（QE)和时钟到时钟相位测量。
[0035] 表1 :电路200执行的时钟校准功能
[0036]
【主权项】
1. 一种用于校准信号的装置，所述装置包括： 异步时钟生成器，用于生成异步时钟信号； 数字采样器，用于使用所述异步时钟信号对信号进行采样； 占空比校正器（DCC)，用于接收差分输入时钟并用于生成差分输出时钟，其中所述数字 采样器对所述差分输出时钟中的至少一个输出时钟进行采样；以及 计数器，用于对所述数字采样器的输出进行计数，并向所述DCC提供控制以调节所述 差分输出时钟的占空比。
2. 如权利要求1所述的装置，进一步包括： 多路复用器，用于接收所述差分输出时钟作为输入，并且为所述数字采样器提供所选 择的输出。
3. 如权利要求2所述的装置，进一步包括： 断路器，用于根据来自所述异步时钟生成器的时钟信号，为所述多路复用器生成选择 信号。
4. 如权利要求3所述的装置，其中，所述断路器能操作以从所述差分输出时钟选择一 个输出时钟。
5. 如权利要求1所述的装置，其中，所述数字采样器包括D触发器。
6. 如权利要求1所述的装置，其中，所述计数器是1型计数器，用于对来自所述数字采 样器的经采样的信号中的逻辑1的数量进行计数。
7. 如权利要求1所述的装置，其中，所述异步时钟生成器包括： 具有多个延迟单元的环形振荡器，每个延迟单元是复合门； 分频器，耦合到所述环形振荡器；以及 线性移位寄存器，耦合到所述环形振荡器。
8. -种用于校准信号的装置，所述装置包括： 经由互连耦合到接收机的发射机，所述发射机包括： 驱动器，用于将信号驱送到所述接收机； 占空比校正器（DCC)，耦合到所述驱动器，所述DCC用于校正由所述驱动器驱送的信号 的占空比； 第一采样器，用于对所述驱动器的输出进行采样； 第一计数器，用于对来自所述第一采样器的采样进行计数，并控制所述DCC以调节被 驱送到所述接收机的所述信号的占空比。
9. 如权利要求8所述的装置，进一步包括： 异步时钟生成器，用于为所述第一采样器生成异步时钟信号。
10. 如权利要求9所述的装置，进一步包括： 多路复用器，用于为所述驱动器提供所选择的输入；以及 断路器，用于根据所述异步时钟信号，为所述多路复用器生成选择信号。
11. 如权利要求8所述的装置，其中，所述第一采样器包括D触发器。
12. 如权利要求8所述的装置，其中，所述接收机包括： 第二采样器，用于对由所述发射机的所述驱动器所驱送的信号进行采样；以及 第二计数器，用于对经采样的驱送信号中的1的数量进行计数。
13.如权利要求12所述的装置，其中，所述接收机进一步包括： 多路复用器，用于将异步时钟提供给所述第二采样器。
14.如权利要求13所述的装置，其中，所述接收机进一步包括异步时钟生成器，以生成 所述异步时钟。
15. -种装置，包括： 异步时钟生成器，用于生成异步时钟信号； 逻辑单元，用于接收至少两个时钟信号，并顺序路由所述至少两个时钟信号作为输 出； 数字采样器，用于接收来自第一逻辑单元的输出，所述数字采样器使用所述异步时钟 信号对所述输出进行采样；以及 计数器，用于对经采样的输出中或所述经采样的输出的版本中的逻辑1或O的数量进 行计数，其中所述计数器使用所述异步时钟信号进行计数。
16.如权利要求15所述的装置，其中，所述逻辑单元包括多路复用器。
17.如权利要求15所述的装置，进一步包括定序器，用于使用所述异步时钟信号对所 述至少两个时钟信号进行定序。
18.如权利要求15所述的装置，其中，所述数字采样器包括D触发器。
19.如权利要求15所述的装置，进一步包括可配置逻辑，其用于接收所述经采样的输 出并用于将经采样的输出的版本提供给所述计数器。
20. -种系统，包括： 存储器单元； 处理器，耦合到所述存储器单元，所述处理器具有根据装置权利要求1-7中任一项所 述的装置；以及 无线接口，用于允许所述处理器与另一设备进行通信。
21. -种系统，包括： 存储器单元； 处理器，耦合到所述存储器单元，所述处理器具有根据装置权利要求8-14中任一项所 述的装置；以及 无线接口，用于允许所述处理器与另一设备进行通信。
22. 如权利要求21所述的系统，进一步包括显示单元，用于显示由所述处理器处理过 的内容。
23. -种系统，包括： 存储器单元； 处理器，耦合到所述存储器单元，所述处理器具有根据装置权利要求15-19中任一项 所述的装置；以及 无线接口，用于允许所述处理器与另一设备进行通信。
24.如权利要求23所述的系统，进一步包括显示单元，用于显示由所述处理器处理过 的内容。
25.如权利要求24所述的系统，其中，所述显示单元是触摸屏。
【专利摘要】本申请描述使用异步数字采样的时钟校准。所描述的一种装置，包括：异步时钟生成器，生成异步时钟信号；数字采样器，用于使用所述异步时钟信号对信号进行采样；占空比校正器(DCC)，接收差分输入时钟以及生成差分输出时钟，其中所述数字采样器对来自所述差分输出时钟中的至少一个输出时钟进行采样；以及计数器，对所述数字采样器的输出进行计数，并向所述DCC提供控制以调节所述差分输出时钟的占空比。
【IPC分类】H03L7-099
【公开号】CN104734697
【申请号】CN201410729356
【发明人】G·巴拉穆鲁甘, M·曼苏里, S·许沃宁, B·K·卡斯珀, F·欧马奥尼
【申请人】英特尔公司
【公开日】2015年6月24日
【申请日】2014年10月17日
【公告号】WO2015076789A1