低功率的静电放电鲁棒的线性驱动器的制造方法
【专利说明】
【背景技术】
[0001]传统的输入-输出(I/O)驱动器使用高电阻式CPR(成本精确电阻器(costprecis1n resistor)或多晶娃电阻器(poly resistor)以实现驱动器线性化。因此，大PMOS和NMOS晶体管以及并联CPR被用于实现低驱动器输出阻抗(例如，50 Ω驱动器阻抗)。大PMOS和NMOS器件遭受栅极漏电流而降低功率特性。减小驱动器尺寸的一种方法是使用低电阻式电阻器。然而，使用低电阻式电阻器会降低驱动器的线性度，其对信号的完整性产生负而影响。
【附图说明】
[0002]依据以下给出的详细说明和本公开内容的不同实施例的附图会更充分地理解本公开内容的实施例，然而其不应认为是将本公开内容局限于特定的实施例，而仅仅是用于解释和理解。
[0003]图1显示了带有大电阻器和驱动晶体管的驱动器。
[0004]图2显示了根据本公开内容的一个实施例的低功率的静电放电(ESD)鲁棒的驱动器的高级架构。
[0005]图3显示了根据本公开内容的一个实施例的低功率的ESD鲁棒的驱动器的电路。
[0006]图4-5显示了根据本公开内容的一个实施例的用于低功率的ESD鲁棒的驱动器的前级驱动器。
[0007]图6显示了根据本公开内容的一个实施例的用于说明低功率的ESD鲁棒的驱动器的IV(电流-电压)曲线和线性电阻器的图。
[0008]图7显示了根据本公开内容的一个实施例的带有补偿的低功率的ESD鲁棒的驱动器的电路。
[0009]图8显示了根据本公开内容的一个实施例的带有共源共栅的低功率的ESD鲁棒的驱动器的电路。
[0010]图9显示了根据本公开内容的一个实施例的具有低功率的ESD鲁棒的驱动器的智能设备或计算机系统或SoC(片上系统)。
【具体实施方式】
[0011]图1显示了带有大电阻器和驱动晶体管的驱动器100。驱动器100包括具有P型晶体管MPl和MP2的P型上拉驱动器，具有η型晶体管丽I和丽2的η型下拉驱动器，CPR以及耦合到焊盘的静电放电(ESD) 二极管Dl和D2。这里，CPR非常大(例如，2kQ)并且提供必要的阻抗线性度。使上拉和下拉驱动器晶体管变大(即，更大的W/L)以适应大的CPR。上拉和下拉驱动器的组合以及CPR导致大的面积。大的上拉和下拉驱动器导致从动态转换和静态栅极漏电流中耗散的大功率。
[0012]一些过程节点提供了低电阻式的镇流电阻器，其可减小由CPR使用的总体面积。然而，低电阻式的镇流电阻器可降低驱动器100的线性度。降低的阻抗线性度转化成信号完整性的问题(例如，过冲、下冲、回铃、降低的电压和时间余量等)。
[0013]实施例提供了不使用高电阻式的驱动器电阻器的驱动器线性度。实施例提供了驱动器线性化设计，该驱动器线性化设计是ESD鲁棒的且可以被补偿以用于高速精度应用。实施例使用的驱动器设计的尺寸比图1的驱动器小大约一个数量级，同时实施例为高品质的信号完整性提供必要的线性度。
[0014]在下文描述中，探讨了大量细节，以提供对本发明实施例的更透彻的解释。然而，对本领域技术人员来说，可以在没有这些具体细节的情况下实施本发明的实施例是显而易见的。在其它实例中，以方框图的形式而不是以细节的形式来示出公知的结构和设备，以避免使本发明的实施例难以理解。
[0015]注意，在实施例的对应附图中，用线来表示信号。一些线较粗，以表示更多构成的信号路径，和/或一些线的一个或多个末端具有箭头，以表示主要信息流向。这些表示不是想要进行限制。事实上，结合一个或多个示例性实施例使用这些线有助于更容易地理解电路或逻辑单元。任何所代表的信号(由设计需求或偏好所决定)实际上可以包括可以在任意一个方向传送的并且可以以任何适当类型的信号方案实现的一个或多个信号。
[0016]贯穿整个说明书，以及在权利要求书中，术语“连接”表示在没有任何中间设备的情况下所连接的物体之间的直接电气连接。术语“耦合”表示所连接的物体之间的直接电气连接或通过一个或多个无源或有源的中间设备的间接连接。术语“电路”表示被设置为彼此配合以提供所期望的功能的一个或多个无源和/或有源部件。术语“信号”表示至少一个电流信号、电压信号或数据/时钟信号。“一个”，“一种”及“所述”的含义包括复数的引用。“在......中”的含义包括“在......内”和“在......上”。
[0017]术语“缩放”通常指的是将设计(原理图及布局)从一种工艺技术转换为另一种工艺技术。术语“缩放”通常也指的是在同一个工艺节点内将布局和设备的尺寸缩小。术语“基本上”、“接近”、“近似”、“附近”、“大约”等通常指的是在目标值的+/-20%以内。
[0018]除非另外规定，否则使用序数形容词“第一”、“第二”及“第三”等来描述共同的对象，仅表示指代相同对象的不同实例，而并不是要暗示这样描述的对象必须采用给定的顺序，无论是时间地、空间地、排序地或任何其它方式。
[0019]出于实施例的目的，晶体管是金属氧化物半导体(MOS)晶体管，其包括漏极端子、源极端子、栅极端子以及体端子。晶体管也包括三栅级晶体管和鳍式场效应晶体管。源极端子和漏极端子可以是相同的端子并且在本文中互换地进行使用。本领域技术人员将意识到，可以在不脱离本发明范围的情况下使用其它晶体管，例如双极结型晶体管一一BJTPNP/NPN、BiCMOS、CMOS、eFET等。术语“MN”表示η型晶体管(如NMOS, NPN BJT等)并且术语“ΜΡ”表示P型晶体管(如PMOS, PNPBJT等)。
[0020]图2显示了根据本公开内容的一个实施例的低功率的ESD鲁棒的驱动器的高级构架200。构架200包括P型上拉驱动器201，η型下拉驱动器202，η型线性化电路203以及P型线性化电路204。在一个实施例中，η型线性化电路203包括用作上拉二极管的η型器件。在一个实施例中，P型线性化电路204包括用作下拉二极管的P型器件。这里术语“线性化电路”指代使得驱动器的操作条件阻抗线性化的装置。在一个实施例中，构架200进一步包括与焊盘耦合的ESD 二极管Dl 205和ESD 二极管D2 206。
[0021]在一个实施例中，架构200包括用于将pdata传输到p型上拉驱动器201的P前级驱动器207 ；以及将ndata传输到η型下拉驱动器202的N前级驱动器208。在一个实施例中，修正P前级驱动器207以为η型线性化电路203产生控制信号，使得其用作二极管。在一个实施例中，修正N前级驱动器208以为P型线性化电路204产生控制信号，使得其用作二极管。
[0022]尽管参考共同一个I/O驱动器中的η型和P型线性化电路论述了实施例，但在一个实施例中，η型或P型线性化电路可以被用于实现I/O驱动器的期望的线性化。
[0023]在一个实施例中，构架200包括用于补偿上拉驱动器的过程、温度和电压(PVT)变化的第一补偿单元209。在一个实施例中，第一补偿单元209也用于调节η型线性化电路203中的补偿使能器件的强度。在一个实施例中，第一补偿单元209也用于调节P型线性化电路204中的补偿使能器件的强度。
[0024]在一个实施例中，构架200包括用于补偿下拉驱动器202的PVT变化的第二补偿单元210。在一个实施例中，第二补偿单元210也用于调节η型线性化电路203中的补偿使能器件的强度。在一个实施例中，第二补偿单元210也用于调节P型线性化电路204中的补偿使能器件的强度。通过导通/关断并联耦合的晶体管来调节补偿使能器件的强度以实现期望的阻抗线性化。例如，调节补偿使能器件的强度以实现焊盘处的50 Ω s阻抗。
[0025]在一个实施例中，构架200包括用于分别调节η型线性化电路203和ρ型线性化电路204中的补偿使能器件的强度的专用补偿单元。例如，在一个实施例中，构架200包括用于调节η型线性化电路203中的补偿使能器件的强度的第三补偿单元211。在一个实施例中，构架200包括用于调节ρ型线性化电路204中的补偿使能器件的强度的第四补偿单元 212。
[0026]图3显示了根据本公开内容的一个实施例的低功率的ESD鲁棒的驱动器的电路300。指出图3的具有与任意其他图的元件一致的参考标记(或名称)的那些元件可以以任意类似于被描述的方式操作或运行，但不限于这样。
[0027]在一个实施例中，ρ型上拉驱动器201包括与低电阻式电阻器R2串联耦合的ρ型MPl和ρ型ΜΡ2器件。在这个实施例中，ΜΡ2的栅极端由“ppre”控制，“ppre”是由P前级驱动器207产生。在一个实施例中，MP2的漏极端耦合到电阻器R2的一端，同时电阻器R2的另一端耦合到焊盘。在一个实施例中，MPl用于补偿ρ型上拉驱动器201的PVT变化以保持焊盘处的上拉输出阻抗。在这个实施例中，MPl的栅极端由pstr〈x>控制，pstr〈x>是第一补偿单元209的输出，其中“X”是比I大的整数。这里，pstr<x>通过导通/关断并联的晶体管来调节MPl的强度。
[0028]在一个实施例中，η型下拉驱动器202包括与低电阻式电阻器R2串联耦合的η型丽I和η型丽2器件。在这个实施例中，丽2的栅极端由“npre”控制，“npre”是由N前级驱动器208产生。在一个实施例中，MN2的漏极端親合到电阻器R2的一端，电阻器R2的这一端还耦合到MP2的漏极端。在一个实施例中，MNl用于补偿η型下拉驱动器202的PVT变化以保持焊盘处的下拉输出阻抗。在这个实施