一种基于fpga的直接数字频率合成方法及合成器的制造方法
【专利摘要】本发明公开了一种基于FPGA的直接数字频率合成方法及合成器，该方法包括：频率控制字K输入N位相位累加器中，输出的N位相位值作为ROM查找表的地址；将N位相位值拆分为多部分，并将ROM查找表进行相应的拆分，将每部分ROM查找表输出的幅度值进行三角函数运算，输出波形幅度值；将波形幅值输入D/A转换器，转换为需要合成频率的模拟量信号；将模拟量信号输入低通滤波器，输出频率纯净的频率信号。该合成器包括：依次连接的N位相位累加器、ROM查找表、D/A转换器及低通滤波器，N位相位值和ROM查找表分别拆分为多部分，并进行相应的幅值转换。本发明采用较低的设计复杂度和较少的硬件资源有效降低DDS的输出频率杂散。
【专利说明】
-种基于FPGA的直接数字频率合成方法及合成器
技术领域
[0001 ]本发明设及直接频率合成技术，特别设及一种基于FPGA的直接频率合成方法及合 成器。
【背景技术】
[0002] 直接数字频率合成即DDS(Direct Digital Frequen巧Synthesizer)技术是近年 来迅速发展起来的一种新型的频率合成技术，它具有频率改变速度快、频率分辨率高、相位 连续W及可灵活产生波形等特点。随着化SI的发展，孤S已经成为宇航、雷达、通信W及电子 战等系统中的首选。
[0003] DDS由相位累加器、存储器(ROM)查找表、数模(D/A)转换器和低通滤波器等几部分 组成。其中相位累加器和ROM查找表构成了一个数控振荡器(NCO)dNCO采用相位截断方法进 行设计会带来输出信号频谱的杂散，运也是孤S输出频谱杂散的原因之一。
[0004] 针对上述问题，急需提供一种抑制孤S输出频率杂散的方法。
【发明内容】
[0005] 本发明针对上述现有技术中存在的问题，提出一种基于FPGA的直接频率合成方法 及合成器，通过改进ROM查找表结构消除相位截断效应，进而采用较低的设计复杂度和较少 的硬件资源有效降低DDS的输出频率杂散。
[0006] 为解决上述技术问题，本发明是通过如下技术方案实现的：
[0007] 本发明提供一种基于FPGA的直接数字频率合成方法，其包括W下步骤：
[000引Sl 1:频率控制字K输入N位相位累加器中，将所述N位相位累加器的N位相位值作为 ROM查找表的地址；
[0009] S12:将所述N位相位值拆分为多部分，同时将所述ROM查找表进行相应的拆分，最 后将每部分所述ROM查找表输出的幅度值进行S角函数的运算，形成最终输出的波形幅度 值；
[0010] S13:将所述波形幅值输入D/A转换器中，将所述波形幅值转换为需要合成频率的 模拟量信号；
[0011] S14:将所述需要合成频率的模拟量信号输入低通滤波器中，输出频率纯净的需要 合成频率的模拟量信号。
[0012] 现有的DDS中，为使DDS具有更高的频率分辨率，一般相位累加器的位数N很大，如N = 32,若运N位都用于寻址，可想而知，其所需的ROM存储量将极大，实际难W实现，故实际应 用中，通常将N位相位的高A位用于寻址，其余低位舍弃不用，运样就引入了相位截断误差， 运是DDS频率合成误差的主要来源。本发明通过改进ROM查找表，将相位值分为四个部分，每 个部分所需的存储空间变小，四部分总共需要的存储空间也变小，不需要舍弃低位也可实 现，因此不会引入相位截断误差，进而有效降低了 DDS的输出频谱杂散。
[0013] 较佳地，所述步骤S12具体包括：
[0014] 地址拆分，所述N位相位值拆分为四部分：（N-1)~(3N/4-1)位、（3N/4-2)~(N/2) 位、（N/2-1)~(N/4)位、（N/4-1)~0位。其中ai为与(N-I)~（3N/4-1)位相对应的角度值，曰2 为与(3N/4-2)~(N/2)位相对应的角度值，01为与(N/2-1)~(N/4)位相对应的角度值，02为 与(N/4-1)~0位相对应的角度值。
[0015] 较佳地，所述步骤S12中的ROM查找表为正弦ROM查找表，且所述地址拆分之后还包 括：
[0016] 幅值运算，所述ROM查找表为正弦ROM查找表，所述正弦ROM查找表为:日1、日2的正弦、 余弦值表和&、&的角度值表；
[0017] 令COS0 * 1，si址 * 0，则，
[001 引 sin(a+0) a sina+cosa X0，
[0019] 其中，日=日1+日2,6 = 01+02。
[0020] 较佳地，所述步骤S12中地址拆分之后还包括：
[0021] 幅值运算，所述ROM查找表为正弦ROM查找表，所述正弦ROM查找表为:日1、日2的正弦、 余弦值表和&、&的角度值表；
[0022] 令COS0 * 1，si址 * 0,则，
[0023] sin(a+0) a Sina，
[0024] 其中，日=日1+日2,6 = 01+02。
[0025] 较佳地，aie [0,231)，利用正弦和余弦信号的对称性，日1对应的正弦和余弦值表用 [0，V2)的正弦和余弦值表来代替。
[0026] 本发明还提供一种基于FPGA的直接数字频率合成器，其包括:N位相位累加器、ROM 查找表、D/A转换器W及低通滤波器；
[0027] 频率控制字K依次经过所述N为相位累加器、所述ROM查找表、所述D/A转换器W及 所述低通滤波器后得到输出信号，所述N位相位累加器、所述ROM查找表W及所述D/A转换器 分别与参考频率源连接;其中，
[0028] 所述ROM查找表与所述N位相位累加器的N位相位值分别拆分为多部分。
[0029] 较佳地，所述N位相位值分为四部分：（N-I)~（3N/4-1)位、（3N/4-2)~（N/2)位、 (N/2-1)~(N/4)位、（N/4-1)~0位。其中ai为与(N-I)~(3N/4-1)位相对应的角度值，02为与 (3N/4-2)~(N/2)位相对应的角度值，&为与(N/2-1)~(N/4)位相对应的角度值，&为与(N/ 4-1)~0位相对应的角度值。
[0030] 较佳地，所述ROM查找表为正弦ROM查找表;所述正弦ROM查找表包括:日1、日2的正弦、 余弦值表和&、&的角度值表；
[0031] 令COS0 * 1，si址 * 0，则，
[0032] sin(a+0) a sina+cosa X0，
[0033] 其中，日=日1+日2,6 = 01+02。
[0034] 较佳地，所述ROM查找表为正弦ROM查找表，所述正弦ROM查找表包括:日1、日2的正弦、 余弦值表；
[0035] 令COS0 * 1，si址 * 0,则，
[0036] sin(a+0) a Sina，
[0037] 其中，日=日1+日2,6 = 01+02。
[003引较佳地，aiE [0,231)，利用正弦和余弦信号的对称性，日1对应的正弦和余弦值表为 [0，V2)的正弦和余弦值表。
[0039] 相较于现有技术，本发明具有W下优点：
[0040] (1)本发明提供的基于FPGA的直接频率合成方法及合成器，提出一种改进型的DDS 的FPGA设计方法，即通过改进ROM查找表结构消除相位截断效应的设计方法，且减少了所需 的存储单元个数，进而可W用较少的硬件资源达到了较高的杂散抑制；
[0041] (2)该方法将正弦信号或余弦信号的对称性与S角近似法相结合，与Sunderland 提出的粗细表结构及Nicholas优化结构相比，可W用较低的设计复杂度和较少的硬件资源 达到较高的杂散抑制。
[0042] 当然，实施本发明的任一产品并不一定需要同时达到W上所述的所有优点。
【附图说明】
[0043] 下面结合附图对本发明的实施方式作进一步说明：
[0044] 图1为本发明的基于FPGA的直接数字频率合成方法的流程图；
[0045] 图2为本发明的基于FPGA的孤S的原理框图；
[0046] 图3为本发明的基于FPGA的孤S的结构示意图。
[0047] 标号说明：I-N位相位累加器，2-R0M查找表，3-D/A转换器，4-低通滤波器，5-参考 频率源。
【具体实施方式】
[0048] 下面对本发明的实施例作详细说明，本实施例在W本发明技术方案为前提下进行 实施，给出了详细的实施方式和具体的操作过程，但本发明的保护范围不限于下述的实施 例。
[0049] 本发明的基于FPGA的直接数字频率合成方法的流程图如图1所示，其包括W下步 骤：
[0050] Sll:频率控制字K输入N位相位累加器中，将N位相位累加器的N位相位值作为正弦 ROM查找表的地址；
[0051 ] S12:将N位相位值拆分为多部分，同时将ROM查找表进行相应的拆分，最后将每部 分ROM查找表输出的幅度值进行=角函数的运算，形成最终输出的波形幅度值；
[0052] S13:将波形幅值输入D/A转换器中，将数字量形式的波形幅值转换为需要合成频 率的模拟量形式信号；
[0053] S14:将需要合成频率的模拟量信号输入低通滤波器中，用于衰减和滤除不需要的 取样分量W便输出频率纯净的正弦波信号。
[0054] 下面结合具体实例对其进行详细描述：
[0化5] 实施例1:
[0056] 如图2所示为本实施例的DDS的原理框图，本实施例中，步骤S12具体包括：
[0057] 地址拆分，所述N位相位值拆分为四部分：（N-1)~(3N/4-1)位、（3N/4-2)~(N/2) 位、（N/2-1)~(N/4)位、（N/4-1)~0位。其中ai为与(N-I)~（3N/4-1)位相对应的角度值，曰2 为与(3N/4-2)~(N/2)位相对应的角度值，01为与(N/2-1)~(N/4)位相对应的角度值，02为 与(N/4-1)~O位相对应的角度值。
[0化引幅值运算，正弦ROM查找表为:日1、日2的正弦、余弦值表和&、&的角度值表。
[0059] 假定P为相位累加器输出的任意一个N位的相位值
[0060]
…
[0061] 式中：Pi为P的第i位，0<i<N-l。假定相位累加器输出的N位全部用来寻址ROM空 间，则相位值P对应的正弦值为
[0062] (2)
[0063]
[0064]
[00 化]
[0066] (3；
[0067] i似法，COS0 a 1，si址 a 0，代入式（3)， 则有，
[006引 （4'.>
[0069]
[0070]
[0071]
[0072]
[0073]
[0074] 则有
[0075] sin(曰）=sin(曰 1+曰2) = sin曰IX cos曰2+cos曰IX sin曰2
[0076] COS(曰）=COS(曰 1+曰2) = COS曰 1X COS曰2_sin曰 1X sin曰2
[0077] 因此
[007引
（占）
[0079] 由式(5)可W看出，一个N位相位值P被分成了四个部分：（N-I)~(3N/4-1)位、（3N/ 4-2)~(N/2)位、（N/2-1)~(N/4)位、（N/4-1)~0位。其中 ai为与(N-I)~(3N/4-1)位相对应 的角度值，02为与（3N/4-2)~(N/2)位相对应的角度值，&为与(N/2-1)~(N/4)位相对应的 角度值，&为与(N/4-1)~0位相对应的角度值。N位寻址的正弦值ROM表可W由ai、Q2的正弦、 余弦值表和&、|32的角度值表来代替。又由于〇1￡[0,231)，因此可^利用正弦和余弦信号的 对称性，将Qi对应的正弦和余弦值表用[0,31/2)的正弦和余弦值表来代替。
[0080] 本实施例中的地址转换规律如表1所示，其中A孤R为(N-3)~（3N/4-1)位对应的地 址值。当第N-I位和第N-2位为二进制数"00"时，（N-I)~（3N/4-1)位地址经图2中地址转换 模块后输出为A孤R;当第N-1位和第N-2位为"0 r时，经地址转换模块后变为//W-A孤R;当 第N-I位和第N-2位为"10"时，经地址转换模块后变为A孤R;当第N-I位和第N-2位为"1 r时， 经地址转换模块后变为//W-A孤R。
[0081] 表 1
[0082]
[0083] 本实施例中的幅值转换规律（即图2中的幅值转换模块)如表2所示，即根据第N-I 位和第N-2位的值来判别Sina谢cosai的符号，其中SIN、C0S分别为[0,31/2)的ROM表的正弦、 余弦输出值。
[0084] 表 2
[0085]
[0086] 实施例2:
[0087] 本实施例与实施例1不同的是，所采用的近似法不同，本实施例中采用的近似为 COS0 a 1，sin0 a 0,此时近似程度比SinP S即寸大，但是在P值比较小时，运样近似影响并不 大，并且运样近似之后只需要对前2/N位(ai、Q2)进行寻址即可，在杂散相差不大的情况下， 进一步节省了存储空间。
[0088] 将上述近似带入式(3)，则有，
[0089]
(侵）
[0090] 下面将实施例的改进型的DDSW及实施例2的改进型的DDS与传统的16位寻址（即 对低16位采取相位截断）的DDS进行对比，W说明本发明的改进型的DDS的优势，FPGA的实现 结果如表3所示。
[0091] 表3 [00921
[0093] 从表3可看出，改进型DDS(sinf3- 0)与16位寻址DDS可W达到相同程度的杂散抑 审IJ，但其存储空间为16位寻址（IP核)DDS的1 /32，改进型孤S(SinP a 0)的存储空间为:2 X +2 X27 = 512;改进型DDS(SinP-P)，其杂散抑制比16位寻址（IP核)DDS提高了3.9化，且其 存储空间为16位寻址（IP核)孤S的1/16,此处是WN = 32为例，改进型DDS(si址a 0)所需的 存储空间为2 X 27+2 X 27+28+28= 1024个存储单元，是直接用32位相位值表所需的232个存储 单元的1/222倍。
[0094] 实施例3:
[00M]结合图3,本实施例对本发明的基于FPGA的DDS进行详细描述，其结构示意图如图3 所示，其包括:N位相位累加器1 ,ROM查找表2，D/A转换器3W及低通滤波器4。频率控制器K依 次经过N位相位累加器1、R0M查找表2、D/A转换器3W及低通滤波器4,最终得到需要合成频 率的输出信号;N位相位累加器1 ,ROM查找表2W及D/A转换器3分别与参考频率源5相连。另 夕h ROM查找表2中将N位相位值拆分为多部分，同时将ROM查找表进行相应的拆分，最后将每 个查找表输出的幅度值进行=角函数的运算，形成最终输出的波形幅度值，本实施例中，W 平均分为四部分为例进行描述，将N位相位值拆分为四部分：（N-1)~(3N/4-1)位、（3N/4-2) ~(N/2)位、（N/2-1)~(N/4)位、(N/4-1)~0位。其中ai为与(N-I)~(3N/4-1)位相对应的角 度值，02为与（3N/4-2)~(N/2)位相对应的角度值，&为与(N/2-1)~(N/4)位相对应的角度 值，&为与(N/4-1)~O位相对应的角度值。
[0096] 本实施例的ROM查找表2中的幅值运算可W采用实施例1或实施例2的方法进行近 似和转换，此处不再寶述。
[0097] 此处公开的仅为本发明的优选实施例，本说明书选取并具体描述运些实施例，是 为了更好地解释本发明的原理和实际应用，并不是对本发明的限定。任何本领域技术人员 在说明书范围内所做的修改和变化，均应落在本发明所保护的范围内。
【主权项】
1. 一种基于FPGA的直接数字频率合成方法，其特征在于，包括以下步骤： SI 1:频率控制字K输入N位相位累加器中，将所述N位相位累加器的N位相位值作为ROM 查找表的地址； S12:将所述N位相位值拆分为多部分，同时将所述ROM查找表进行相应的拆分，最后将 每部分所述ROM查找表输出的幅度值进行三角函数的运算，形成最终输出的波形幅度值； S13:将所述波形幅值输入D/A转换器中，将所述波形幅值转换为需要合成频率的模拟 量信号； S14:将所述需要合成频率的模拟量信号输入低通滤波器中，输出频率纯净的需要合成 的频率信号。2. 根据权利要求1所述的基于FPGA的直接数字频率合成方法，其特征在于，所述步骤 S12具体包括： 地址拆分，所述N位相位值拆分为四部分：（N-1)~（3N/4-1)位、（3N/4-2)~(N/2)位、 (N/2-1)~(N/4)位、(N/4-1)~0位。其中为与(N-1)~(3N/4-1)位相对应的角度值，α2为与 (3Ν/4-2)~(Ν/2)位相对应的角度值，为与(Ν/2-1)~(Ν/4)位相对应的角度值，&为与(Ν/ 4-1)~0位相对应的角度值。3. 根据权利要求2所述的基于FPGA的直接数字频率合成方法，其特征在于，所述步骤 S12中的ROM查找表为正弦ROM查找表，且所述地址拆分之后还包括： 幅值运算，所述ROM查找表为正弦ROM查找表，所述正弦ROM查找表为的正弦、余弦 值表和扮、&的角度值表； 令cosP ? 1，sinP ? β，则， sin(a+0) ? sina+0Xcosa, 其中，(1 = (^+(12,0 = 01+0204. 根据权利要求2所述的基于FPGA的直接数字频率合成方法，其特征在于，所述步骤 S12中地址拆分之后还包括： 幅值运算，所述ROM查找表为正弦ROM查找表，所述正弦ROM查找表为的正弦、余弦 值表和扮、&的角度值表； 令cosP ? 1，sinP ? 0，则， sin(a+0) ? sina， 其中，(1 = (^+(12,0 = 01+0205. 根据权利要求3或4所述的基于FPGA的直接数字频率合成方法，其特征在于，ai e [〇，2 π)对应的正弦和余弦值表用[0，Ji/2)的正弦和余弦值表来代替。6. -种基于FPGA的直接数字频率合成器，其特征在于，包括:N位相位累加器、ROM查找 表、D/A转换器以及低通滤波器； 频率控制字K依次经过所述N为相位累加器、所述ROM查找表、所述D/A转换器以及所述 低通滤波器后得到输出信号，所述N位相位累加器、所述ROM查找表以及所述D/A转换器分别 与参考频率源连接;其中， 所述ROM查找表与所述N位相位累加器的N位相位值分别拆分为多部分。7. 根据权利要求6所述的基于FPGA的直接数字频率合成器，其特征在于，所述N位相位 值分为四部分：（N-1)~(3N/4-1)位、（3N/4-2)~(N/2)位、（N/2-1)~(N/4)位、(N/4-1)~0 位。其中ai为与(N-1)~(3N/4-1)位相对应的角度值，α2为与(3N/4-2)~(N/2)位相对应的角 度值，βι为与(N/2-1)~(N/4)位相对应的角度值，&为与(N/4-1)~0位相对应的角度值。8. 根据权利要求7所述的基于FPGA的直接数字频率合成器，其特征在于，所述ROM查找 表为正弦ROM查找表，所述正弦ROM查找表包括:W、α 2的正弦、余弦值表和、β2的角度值表； 令cosP ? 1，sinP ? β，则， sin(a+0) ? sina+cosaX0, 其中，(1 = (^+(12,0 = 01+0209. 根据权利要求8所述的基于FPGA的直接数字频率合成器，其特征在于，所述ROM查找 表为正弦ROM查找表，所述正弦ROM查找表包括:cn、a 2的正弦、余弦值表； 令cosP ? 1，sinP ? 0，则， sin(a+0) ? sina， 其中，(1 = (^+(12,0 = 01+02010. 根据权利要求8或9所述的基于FPGA的直接数字频率合成器，其特征在于，ai e [〇，2 π)对应的正弦和余弦值表为[0，Ji/2)的正弦和余弦值表。
【文档编号】H03L7/16GK105846819SQ201610169001
【公开日】2016年8月10日
【申请日】2016年3月23日
【发明人】李菊, 李春萍, 吴涛, 田宇, 王旭云, 高磊
【申请人】上海航天测控通信研究所