改善数字控制振荡电路负偏压温度不稳定性的恢复电路的制作方法
【专利摘要】本发明公开了一种改善数字控制振荡电路负偏压温度不稳定性的恢复电路，包括数字控制振荡器电路和NBTI效应恢复单元；数字控制振荡电路包括第一与非门、8个反相器、32个三态门反相器和256个三态反相器；NBTI效应恢复单元包括第一PMOS管、第二PMOS管和第一、第二恢复信号输入端。本发明通过两个恢复控制信号的控制，可实现三态反相器内两个PMOS管的源极接低电平，栅极接高电平，栅源电压都正偏有效地加速了数字控制振荡器电路中三态反相器内两个PMOS管的NBTI效应恢复速度，有效抑制了PMOS管阈值电压的负向漂移。本发明不仅从整体上加强了电路的性能，而且电路结构简单，具有很高的实用价值和广阔的市场前景。
【专利说明】
改善数字控制振荡电路负偏压温度不稳定性的恢复电路
技术领域
[0001]本发明属于半导体存储器领域，具体而言，涉及一种改善数字控制振荡电路负偏压温度不稳定性的恢复电路。
【背景技术】
[0002]NBTICnegative bias temperature instability)效应发生在PMOS 器件中，当器件的栅极处于负偏压状态下时，器件的饱和漏极电流Idsat和跨导Gm不断减小，阈值电压绝对值不断增大。
[0003]根据国际半导体技术蓝图(in t erna t i ona I technology roadmap forsemi conductors，ITRS)预测，随着半导体工艺尺寸的不断降低，半导体工艺的进一步细化，NBTI效应已经逐渐成为影响芯片生命期可靠性的首要因素。通常认为NBTI效应是一个渐变的过程，具有部分可逆性，即可以部分恢复NBTI所产生的不良影响。
[0004]NBTI效应可以分为偏置和恢复两个阶段。在集成电路制造过程中的氧化层形成和钝化(passi vat 1n)阶段，绝大多数的娃原子会同氧原子结合。但是，也有少量的娃原子会同氢原子相结合，形成稳定性较弱的硅-氢链(S1-H bond)。如图1(a)所示，当在偏置阶段时，即PMOS晶体管处于负偏置时(输入信号为低电平)，在电场力的作用下，较弱的娃-氢链会发生断裂，从而在沟道中形成许多正离子(界面陷阱)。正离子的数量随偏置时间的增加而呈指数级增长，不断增多的正离子会逐渐升高PMOS晶体管的阈值电压，减小其驱动电流，从而增加门的传播延时。如图1b所示，当在恢复阶段时，即PMOS晶体管正向偏置时(输入信号为高电平)，沟道中由于硅-氢链断裂而游离出来的氢原子在反向电场力的作用下重新与硅原子相结合，使得先前断裂的硅-氢链得到部分的修复。由于沟道中的正离子数目减小了，PM0S晶体管的阈值电压也随之下降，NBTI效应导致的老化可以得到部分的恢复。
[0005]数字控制振荡器电路是全数字锁相环电路的而核心部件，通过控制码的变化，输出相应的高频时钟。数字控制振荡器的线性度和精度对整个全数字锁相环的精度和稳定性起着至关重要的作用。
[0006]如图2(a)所示，为传统的数字控制振荡器电路图，图2(b)和图2(c)分别表示数字控制振荡电路中的反相器和三态反相器的内部电路结构图，在正常工作时，MOS管101、M0S管102、M0S管103在其均选通的情况下，其源极都接高电压VDD，栅极都接低电平OV，在正常选通工作状态下，PMOS晶体管都将经受NBTI效应的影响，严重影响PMOS晶体管的延迟时间和使用寿命，导致数字控制振荡电路输出频率的精度降低，影响电路性能。
【发明内容】
[0007]为了克服上述现有技术存在的问题，本发明旨在提供一种改善数字控制振荡电路负偏压温度不稳定性的恢复电路，可以用于缓解PMOS晶体管的NBTI效应。
[0008]为实现上述技术目的，达到上述技术效果，本发明通过以下技术方案实现:
一种改善数字控制振荡电路负偏压温度不稳定性的恢复电路，包括一个数字控制振荡器电路和一个NBTI效应恢复单元；
所述数字控制振荡电路包括第一与非门、8个反相器、32个三态门反相器以及256个三态反相器，8个所述反相器串联，第8个所述反相器的输出端与所述第一与非门的一个输入端连接，所述第一与非门的输出端与第I个所述反相器的输入端连接，共同构成一个环形振荡电路；
8个所述反相器各自分别与32个所述三态反相器并联，构成32行，8列的三态反相器阵列，其中，I个所述三态反相器受输入编码DC0[0]控制，2个所述三态反相器受输入编码DCO[I ]控制，4个所述三态反相器受输入编码DC0[ 2 ]控制，8个所述三态反相器受输入编码DCO
[3]控制，16个所述三态反相器受输入编码DC0[4]控制，32个所述三态反相器受输入编码DC0[5]控制，64个所述三态反相器受输入编码DC0[6]控制，128个所述三态反相器受输入编码DC0[7]控制；
32个所述三态门反相器的输入端分别与每一行的最后一个所述三态反相器的输出端连接，其中，第一个所述三态门反相器的输出端输出时钟信号；
所述NBTI效应恢复单元包括第一 PMOS管、第二 PMOS管、第一恢复信号输入端和第二恢复信号输入端;所述第一 PMOS管的源极分别与第249、251、253、255个所述三态反相器的输入端以及第32个所述三态门反相器的输入端连接，所述第一 PMOS管的漏极与供电电源端连接，所述第一 PMOS管的栅极与所述第一恢复信号输入端连接;所述第二 PMOS管的源极分别与第250、252、254、256个所述三态反相器的输入端连接，所述第二 PMOS管的漏极与供电电源端连接，所述第二 PMOS管的栅极与所述第二恢复信号输入端连接。
[0009]进一步的，所述NBTI效应恢复单元还包括有第二与非门、零号反相器、一号反相器、二号反相器和精度控制输入端;第4个所述反相器的输出端与所述第二与非门的一个输入端以及所述一号反相器的输入端连接，所述一号反相器的输出端输出时钟信号，所述第二与非门的输出端与至所述第一反相器的输入端连接，所述第二与非门的另一个输入端及其内部电源端与所述精度控制信号端连接，所述精度控制信号端经过所述零号反相器与所述第一与非门的另一个输入端及其内部电源端连接;第1、2、3、4个所述反相器以及与该四个所述反相器并联的128个所述三态反相器的电源端均与所述供电电源端连接;第5、6、7、8个所述反相器以及与该四个所述反相器并联的128个所述三态反相器的电源端均经过所述二号反相器与所述精度控制信号端连接。
[0010]进一步的，每个所述反相器中均包含有一个第三PMOS管和第一NMOS管，每个所述第三PMOS管的源极均与所述供电电源端连接，每个所述第三PMOS管的漏极均与各自对应的所述第一 NMOS管的漏极连接，每个所述第三PMOS管的栅极均与各自对应的所述第一 NMOS管的栅极连接，接收INA2输入信号。
[0011]进一步的，每个所述三态反相器中均包含有第四PMOS管、第五PMOS管、第二匪OS管和第三NMOS管;所述第四PMOS管的源极与所述供电电源端连接，所述第四PMOS管的漏极与所述第五PMOS管的源极连接，所述第五PMOS管的漏极与所述第二WOS管的漏极连接，作为所述三态反相器的信号输出端，所述第二匪OS管的源极与所述第三匪OS管的漏极连接，所述第三NMOS管的源极接地;所述第四PMOS管的漏极分别与所述第二 NMOS管的源极和所述第三匪OS管的漏极连接，所述第五PMOS管的漏极分别与所述第二 NMOS管的源极和所述第三WOS管的漏极连接;所述第四PMOS管的栅极与所述第三匪OS管的栅极连接，作为所述三态反相器的信号输入端，接收INB2输入信号，所述第五PMOS管的栅极作为所述三态反相器的第一控制信号接收端，所述第二匪OS管的栅极作为所述三态反相器的第二控制信号接收端。
[0012]进一步的，所述输入编码DC0[0]控制第7个所述三态反相器;所述输入编码DC0[1]控制第5、6个所述三态反相器;所述输入编码DCO [ 2 ]控制第1、2、3、4个所述三态反相器;所述输入编码DC0[3]控制第9-16个所述三态反相器;所述输入编码DC0[4]控制第17-32个所述三态反相器;所述输入编码DC0[5]控制第33-64个所述三态反相器;所述输入编码DC0[6]控制第65-128个所述三态反相器;所述输入编码DCO [ 7 ]控制第129-256个所述三态反相器。
[0013]本发明的有益效果如下:
本发明通过两个恢复控制信号的控制，可以实现三态反相器内的两个PMOS管的源极接至低电平，栅极接高电平，栅源电压都正偏有效地加速了数字控制振荡器电路中三态反相器内的两个PMOS管的NBTI效应恢复速度，有效抑制了 PMOS管阈值电压的负向漂移。
[0014]本发明还增加了精度控制信号，当对输出频率要求较低时，可以将精度控制信号置高，从而使得后四个反相器及与这四个反相器并联的128个三态反相器的供电电源全部为零，从而使得DCO振荡电路中串联的反相器的数目降低一半，此时由于精度控制信号为高电平，第二与非门正常工作，其输出波形与第4个反相器输出相关，而第一与非门由于其内部电源此时为零，完全关断不起作用。即此时的环形振荡电路由前四个反相器及与这四个反相器并联的128个三态反相器和第二与非门构成。因此，此时电路中有一半的PMOS管处于关断状态，通过减少PMOS管的工作时间，从而减缓NBTI效应的积累作用，降低NBTI效应的影响。
[0015]本发明不仅从整体上加强了电路的性能，而且电路结构简单，具有很高的实用价值和广阔的市场前景。
[0016]上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。本发明的【具体实施方式】由以下实施例及其附图详细给出。
【附图说明】
[0017]此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中:
图1(a)为NBTI效应偏置阶段产生的物理机制示意图；
图1(b)为NBTI效应恢复阶段产生的物理机制示意图；
图2(a)为传统数字控制振荡器的电路图；
图2(b)为传统数字控制振荡器的反相器的内部电路图；
图2(c)为传统数字控制振荡器的三态反相器的内部电路图；
图3为本发明一种实施例的电路图；
图4为本发明另一种实施例的电路图；
图5(a)为本发明中反相器的内部电路图；
图5(b)为本发明中三态反相器的内部电路图；
图6为数字控制振荡器输入数字码与输出频率的关系曲线图； 图7为变化一位控制码时数字控制振荡器的频率变化与频率变化百分比示意图。
【具体实施方式】
[0018]下面将参考附图并结合实施例，来详细说明本发明。
[0019]实施例一
参见图3所示，一种改善数字控制振荡电路负偏压温度不稳定性的恢复电路，包括一个数字控制振荡器电路和一个NBTI效应恢复单元；
所述数字控制振荡电路包括第一与非门NDl、8个反相器ivl，iv2，iv3，…，iv8、32个三态门反相器iv-1，iv-2，iv_3，...，iv-32以及256个三态反相器trivl，triv2，…，triv256;
8个所述反相器ivl，iv2，iv3，…，iv8串联，第8个所述反相器iv8的输出端与所述第一与非门NDl的一个输入端连接，所述第一与非门NDl的输出端与第I个所述反相器ivl的输入端连接，共同构成一个环形振荡电路；
8个所述反相器ivl，iv2，iv2，…，iv8各自分别与32个所述三态反相器并联，构成32行，8列的三态反相器阵列，其中，I个所述三态反相器受输入编码DC0[0]控制，2个所述三态反相器受输入编码DCO [ I ]控制，4个所述三态反相器受输入编码DCO [ 2 ]控制，8个所述三态反相器受输入编码DC0[3]控制，16个所述三态反相器受输入编码DC0[4]控制，32个所述三态反相器受输入编码DC0[5]控制，64个所述三态反相器受输入编码DC0[6]控制，128个所述三态反相器受输入编码DC0[7]控制；
32个所述三态门反相器iv_l，iv-2, iv-3,..., iv_32的输入端分别与每一行的最后一个所述三态反相器的输出端连接，其中，第一个所述三态门反相器iv-Ι的输出端输出时钟信号CLK_0UT;
所述NBTI效应恢复单元包括第一PMOS管Pl、第二PMOS管P2、第一恢复信号输入端EN_1和第二恢复信号输入端EN_2;
所述第一 PMOS管Pl的源极分别与第249、251、253、255个所述三态反相器让“249，triv251，triv253，triv255的输入端以及第32个所述三态门反相器iv-32的输入端连接，所述第一 PMOS管Pl的漏极与供电电源端VDD连接，所述第一 PMOS管Pl的栅极与所述第一恢复信号输入端EN_1连接;所述第二 PMOS管P2的源极分别与第250、252、254、256个所述三态反相器廿“250，壮“252，廿“254，廿“256的输入端连接，所述第二?103管？2的漏极与供电电源端VDD连接，所述第二 PMOS管P2的栅极与所述第二恢复信号输入端EN_2连接。
[0020]进一步的，每个所述反相器中均包含有一个第三PMOS管PM3和第一匪OS管匪I，每个所述第三PMOS管PM3的源极均与所述供电电源端VDD连接，每个所述第三PMOS管PM3的漏极均与各自对应的所述第一 NMOS管匪I的漏极连接，每个所述第三PMOS管PM3的栅极均与各自对应的所述第一 NMOS管匪I的栅极连接，接收INA2输入信号。
[0021]进一步的，每个所述三态反相器中均包含有第四PMOS管PM4、第五PMOS管PM5、第二匪OS管匪2和第三匪OS管匪3;所述第四PMOS管PM4的源极与所述供电电源端VDD连接，所述第四PMOS管PM4的漏极与所述第五PMOS管PM5的源极连接，所述第五PMOS管PM5的漏极与所述第二匪OS管匪2的漏极连接，作为所述三态反相器的信号输出端，所述第二匪OS管匪2的源极与所述第三NMOS管NM3的漏极连接，所述第三匪OS管匪3的源极接地;所述第四PMOS管PM4的漏极分别与所述第二 NMOS管NM2的源极和所述第三NMOS管NM3的漏极连接，所述第五PMOS管PM5的漏极分别与所述第二匪OS管匪2的源极和所述第三NMOS管匪3的漏极连接;所述第四PMOS管PM4的栅极与所述第三NMOS管匪3的栅极连接，作为所述三态反相器的信号输入端，接收INB2输入信号，所述第五PMOS管PM5的栅极作为所述三态反相器的第一控制信号接收端P，所述第二《OS管NM2的栅极作为所述三态反相器的第二控制信号接收端N。
[0022]进一步的，所述输入编码DC0[0]控制第7个所述三态反相器triv7;所述输入编码00)[1]控制第5、6个所述三态反相器壮“5，壮“6;所述输入编码00)[2]控制第1、2、3、4个所述三态反相器trivl，triv2，triv3，triv4；所述输入编码DC0[3]控制第9_16个所述三态反相器triv9，trivlO，…，让;^16;所述输入编码0(:0[4]控制第17-32个所述三态反相器trivl7，trivl8，…，triv32 ；所述输入编码DC0[5]控制第33-64个所述三态反相器triv33，triv34，…，triv64;所述输入编码DC0[6 ]控制第65_128个所述三态反相器1:1'；[￥65，triv66，."，trivl28;所述输入编码DC0[7]控制第129-256个所述三态反相器trivl29，trivl30，."?triv2560
[0023]当数字控制振荡电路工作于恢复模式时，第一恢复控制信号端EN_1和第二恢复控制信号端EN_2交替发送信号控制第一PMOS管Pl和第二PMOS管P2导通，即第一PMOS管Pl和第二PMOS管P2在同一时刻只有一个管子导通。参见图3所示，当第一PMOS管Pl导通时，供电电源端VDD经第一PMOS管Pl给节点n0、n2、n4、n6、n8充电，使其节点都达到高电平VDD;而当第二卩103管？2导通时，供电电源端￥00经第二?103管？2给节点111、113、115、117充电，使其节点都达到高电平VDD;通过第一 PMOS管Pl和第二 PMOS管P2的交替导通，使得上述节点交替充电至高电平，参见图5(b)所示，即三态反相器内部电路中的信号输入端INB2均为高电平，第四PMOS管PM4的栅极因此达到高电平，此时第四PMOS管PM4的源级为低电平。由于信号输入端INB2为高电平，第三匪OS管匪3导通，通过对DCO [7:0]这8个输入编码可以实现第五PMOS管PM5的栅极(即三态反相器的第一控制信号接收端P)为高电平，同时第五PMOS管PM5的源级通过第三MOS管匪3连接至低电平VSS。此时第四PMOS管PM4和第五PMOS管PM5的栅源电压都正偏有效地加速了数字控制振荡器电路中第四PMOS管PM4和第五PMOS管PM5的NBTI效应恢复速度，有效抑制了 PMOS管阈值电压的负向漂移。
[0024]本发明不仅从整体上加强了电路的性能，而且电路结构简单，具有很高的实用价值和广阔的市场前景。
[0025]
实施例二
参见图4所示，一种改善数字控制振荡电路负偏压温度不稳定性的恢复电路，包括一个数字控制振荡器电路和一个NBTI效应恢复单元；
所述数字控制振荡电路包括第一与非门NDl、8个反相器ivl，iv2，iv3，…，iv8、32个三态门反相器iv-1，iv-2，iv_3，...，iv-32以及256个三态反相器trivl，triv2，…，triv256;
8个所述反相器ivl，iv2，iv3，…，iv8串联，第8个所述反相器iv8的输出端与所述第一与非门NDl的一个输入端连接，所述第一与非门NDl的输出端与第I个所述反相器ivl的输入端连接，共同构成一个环形振荡电路；
8个所述反相器ivl，iv2，iv2，…，iv8各自分别与32个所述三态反相器并联，构成32行，8列的三态反相器阵列，其中，I个所述三态反相器受输入编码DC0[0]控制，2个所述三态反相器受输入编码DCO [ I ]控制，4个所述三态反相器受输入编码DCO [ 2 ]控制，8个所述三态反相器受输入编码DC0[3]控制，16个所述三态反相器受输入编码DC0[4]控制，32个所述三态反相器受输入编码DC0[5]控制，64个所述三态反相器受输入编码DC0[6]控制，128个所述三态反相器受输入编码DC0[7]控制；
32个所述三态门反相器iv-1，iv-2, iv-3,..., iv_32的输入端分别与每一行的最后一个所述三态反相器的输出端连接，其中，第一个所述三态门反相器iv-Ι的输出端输出时钟信号CLK_OUT;
所述NBTI效应恢复单元包括第一 PMOS管Pl、第二 PMOS管P2、第一恢复信号输入端EN_1、第二恢复信号输入端EN_2、第二与非门ND2、零号反相器IV0、一号反相器IVl、二号反相器IV2和精度控制输入端PRE;
所述第一 PMOS管Pl的源极分别与第249、251、253、255个所述三态反相器让“249，triv251，triv253，triv255的输入端以及第32个所述三态门反相器iv-32的输入端连接，所述第一 PMOS管Pl的漏极与供电电源端VDD连接，所述第一 PMOS管Pl的栅极与所述第一恢复信号输入端EN_1连接;所述第二 PMOS管P2的源极分别与第250、252、254、256个所述三态反相器廿“250，壮“252，廿“254，廿“256的输入端连接，所述第二?103管？2的漏极与供电电源端VDD连接，所述第二 PMOS管P2的栅极与所述第二恢复信号输入端EN_2连接；
第4个所述反相器iv4的输出端与所述第二与非门ND2的一个输入端以及所述一号反相器IVl的输入端连接，所述一号反相器IVl的输出端输出时钟信号CLK_0UT，所述第二与非门ND2的输出端与至所述第一反相器ivl的输入端连接，所述第二与非门ND2的另一个输入端及其内部电源端与所述精度控制信号端PRE连接，所述精度控制信号端PRE经过所述零号反相器IVO与所述第一与非门NDl的另一个输入端及其内部电源端连接;第1、2、3、4个所述反相器ivl，iv2，iv3，iv4以及与该四个所述反相器并联的128个所述三态反相器的电源端均与所述供电电源端VDD连接;第5、6、7、8个所述反相器iv5，iv6，iv7，iv8以及与该四个所述反相器并联的128个所述三态反相器的电源端均经过所述二号反相器IV2与所述精度控制信号端PRE连接。
[0026]进一步的，每个所述反相器中均包含有一个第三PMOS管PM3和第一匪OS管匪I，每个所述第三PMOS管PM3的源极均与所述供电电源端VDD连接，每个所述第三PMOS管PM3的漏极均与各自对应的所述第一 NMOS管匪I的漏极连接，每个所述第三PMOS管PM3的栅极均与各自对应的所述第一 NMOS管匪I的栅极连接，接收INA2输入信号。
[0027]进一步的，每个所述三态反相器中均包含有第四PMOS管PM4、第五PMOS管PM5、第二匪OS管匪2和第三匪OS管匪3;所述第四PMOS管PM4的源极与所述供电电源端VDD连接，所述第四PMOS管PM4的漏极与所述第五PMOS管PM5的源极连接，所述第五PMOS管PM5的漏极与所述第二匪OS管匪2的漏极连接，作为所述三态反相器的信号输出端，所述第二匪OS管匪2的源极与所述第三NMOS管NM3的漏极连接，所述第三匪OS管匪3的源极接地;所述第四PMOS管PM4的漏极分别与所述第二 NMOS管NM2的源极和所述第三NMOS管NM3的漏极连接，所述第五PMOS管PM5的漏极分别与所述第二匪OS管匪2的源极和所述第三NMOS管匪3的漏极连接;所述第四PMOS管PM4的栅极与所述第三NMOS管匪3的栅极连接，作为所述三态反相器的信号输入端，接收INB2输入信号，所述第五PMOS管PM5的栅极作为所述三态反相器的第一控制信号接收端P，所述第二《OS管NM2的栅极作为所述三态反相器的第二控制信号接收端N。
[0028]进一步的，所述输入编码DC0[0]控制第7个所述三态反相器triv7;所述输入编码00)[1]控制第5、6个所述三态反相器壮“5，壮“6;所述输入编码00)[2]控制第1、2、3、4个所述三态反相器trivl，triv2，triv3，triv4；所述输入编码DC0[3]控制第9_16个所述三态反相器triv9，trivlO，…，让;^16;所述输入编码0(:0[4]控制第17-32个所述三态反相器trivl7，trivl8，…，triv32 ；所述输入编码DC0[5]控制第33-64个所述三态反相器triv33，triv34，…，triv64;所述输入编码DC0[6 ]控制第65_128个所述三态反相器1:1'；[￥65，triv66，."，trivl28;所述输入编码DC0[7]控制第129-256个所述三态反相器trivl29，trivl30，."?triv2560
[0029]当数字控制振荡电路工作于恢复模式时，第一恢复控制信号端EN_1和第二恢复控制信号端EN_2交替发送信号控制第一PMOS管Pl和第二PMOS管P2导通，即第一PMOS管Pl和第二PMOS管P2在同一时刻只有一个管子导通。参见图4所示，当第一PMOS管Pl导通时，供电电源端VDD经第一PMOS管Pl给节点n0、n2、n4、n6、n8充电，使其节点都达到高电平VDD;而当第二卩103管？2导通时，供电电源端￥00经第二?103管？2给节点111、113、115、117充电，使其节点都达到高电平VDD;通过第一 PMOS管Pl和第二 PMOS管P2的交替导通，使得上述节点交替充电至高电平，参见图5(b)所示，即三态反相器内部电路中的信号输入端INB2均为高电平，第四PMOS管PM4的栅极因此达到高电平，此时第四PMOS管PM4的源级为低电平。由于信号输入端INB2为高电平，第三匪OS管匪3导通，通过对DCO [7:0]这8个输入编码可以实现第五PMOS管PM5的栅极(即三态反相器的第一控制信号接收端P)为高电平，同时第五PMOS管PM5的源级通过第三MOS管匪3连接至低电平VSS。此时第四PMOS管PM4和第五PMOS管PM5的栅源电压都正偏有效地加速了数字控制振荡器电路中第四PMOS管PM4和第五PMOS管PM5的NBTI效应恢复速度，有效抑制了 PMOS管阈值电压的负向漂移。
[0030]参见图4所示，本发明的电路还增加了精度控制信号PRE，当对输出频率要求较低时，可以将精度控制信号PRE置高，从而使得第5个反相器iv5、第6个反相器iv6、第7个反相器iv7、第8个反相器iv8及与这四个反相器并联的128个三态反相器的供电电源全部为零，进而使得DCO振荡电路中串联的反相器的数目降低一半，此时由于精度控制信号PRE为高电平，第二与非门ND2正常工作，其输出波形与第4个反相器iv4输出相关，而第一与非门NDl由于其内部电源此时为零，完全关断不起作用。即此时的环形振荡电路由第I个反相器ivl、第2个反相器iv2、第3个反相器iv3、第4个反相器iv4及与这四个反相器并联的128个三态反相器和第二与非门ND2构成。因此，此时电路中有一半的PMOS管处于关断状态，通过减少PMOS管的工作时间，从而减缓NBTI效应的积累作用，降低NBTI效应的影响。
[0031]参见图6所示，图6表示数字控制振荡器输入数字码与输出频率的关系曲线图。参见图7所示，图7表示变化一位控制码时数字控制振荡器的频率变化与频率变化百分比示意图。本发明不仅从整体上加强了电路的性能，而且电路结构简单，具有很高的实用价值和广阔的市场前景。
[0032]以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【主权项】
1.改善数字控制振荡电路负偏压温度不稳定性的恢复电路，其特征在于:包括一个数字控制振荡器电路和一个NBTI效应恢复单元； 所述数字控制振荡电路包括第一与非门(_1)、8个反相器(“1，“2，“3，"_，“8)、32个三态门反相器(iv-1，iv-2，iv-3，…，iv_32)以及256个三态反相器(trivl，triv2，…，1^;^256)，8个所述反相器(;^1，;^2，;^3，"_，;^8)串联，第8个所述反相器(;^8)的输出端与所述第一与非门(NDl)的一个输入端连接，所述第一与非门(NDl)的输出端与第I个所述反相器(ivl)的输入端连接，共同构成一个环形振荡电路； 8个所述反相器(ivl，iv2，iv2，…，iv8)各自分别与32个所述三态反相器并联，构成32行，8列的三态反相器阵列，其中，I个所述三态反相器受输入编码DCO[ O ]控制，2个所述三态反相器受输入编码DC0[1]控制，4个所述三态反相器受输入编码DC0[2]控制，8个所述三态反相器受输入编码DC0[3]控制，16个所述三态反相器受输入编码DC0[4]控制，32个所述三态反相器受输入编码DC0[5]控制，64个所述三态反相器受输入编码DC0[6]控制，128个所述三态反相器受输入编码DC0[7]控制； 32个所述三态门反相器(i v-1，iv-2,iv-3,..., iv_32)的输入端分别与每一行的最后一个所述三态反相器的输出端连接，其中，第一个所述三态门反相器(iv-Ι)的输出端输出时钟信号(CLK_0UT); 所述NBTI效应恢复单元包括第一 PMOS管(P1)、第二 PMOS管(P2)、第一恢复信号输入端(EN_1)和第二恢复信号输入端(EN_2);所述第一 PMOS管(Pl)的源极分别与第249、251、253、255个所述三态反相器(triv249，triv251，triv253，triv255)的输入端以及第32个所述三态门反相器(iv-32)的输入端连接，所述第一 PMOS管(Pl)的漏极与供电电源端(VDD)连接，所述第一 PMOS管(Pl)的栅极与所述第一恢复信号输入端(EN_1)连接;所述第二 PMOS管(P2)的源极分别与第250、252、254、256个所述三态反相器(化丨￥250，化丨￥252，化丨￥254，triv256)的输入端连接，所述第二 PMOS管(P2)的漏极与供电电源端(VDD)连接，所述第二PMOS管(P2 )的栅极与所述第二恢复信号输入端(EN_2 )连接。2.根据权利要求1所述的改善数字控制振荡电路负偏压温度不稳定性的恢复电路，其特征在于:所述NBTI效应恢复单元还包括有第二与非门(ND2)、零号反相器(IV0)、一号反相器(IV1)、二号反相器(IV2)和精度控制输入端(PRE);第4个所述反相器(iv4)的输出端与所述第二与非门(ND2)的一个输入端以及所述一号反相器(IVl)的输入端连接，所述一号反相器(IVl)的输出端输出时钟信号(CLK_0UT)，所述第二与非门(ND2)的输出端与至所述第一反相器(ivl)的输入端连接，所述第二与非门(ND2)的另一个输入端及其内部电源端与所述精度控制信号端(PRE)连接，所述精度控制信号端(PRE)经过所述零号反相器(IVO)与所述第一与非门(NDl)的另一个输入端及其内部电源端连接；第1、2、3、4个所述反相器(ivl，iv2，iv3，iv4)以及与该四个所述反相器并联的128个所述三态反相器的电源端均与所述供电电源端(VDD)连接;第5、6、7、8个所述反相器(iv5，iv6，iv7，iv8)以及与该四个所述反相器并联的128个所述三态反相器的电源端均经过所述二号反相器(IV2)与所述精度控制信号端(PRE)连接。3.根据权利要求1或2中任意一项所述的改善数字控制振荡电路负偏压温度不稳定性的恢复电路，其特征在于:每个所述反相器中均包含有一个第三PMOS管(PM3)和第一 NMOS管(匪I)，每个所述第三PMOS管(PM3)的源极均与所述供电电源端(VDD)连接，每个所述第三PMOS管(PM3 )的漏极均与各自对应的所述第一 NMOS管(匪I)的漏极连接，每个所述第三PMOS管(PM3)的栅极均与各自对应的所述第一NMOS管(匪1)的栅极连接，接收INA2输入信号。4.根据权利要求1或2中任意一项所述的改善数字控制振荡电路负偏压温度不稳定性的恢复电路，其特征在于:每个所述三态反相器中均包含有第四PMOS管(PM4)、第五PMOS管(PM5)、第二 NMOS管(匪2)和第三NMOS管(匪3);所述第四PMOS管(PM4)的源极与所述供电电源端(VDD )连接，所述第四PMOS管(PM4 )的漏极与所述第五PMOS管(PM5 )的源极连接，所述第五PMOS管(PM5)的漏极与所述第二 NMOS管(匪2)的漏极连接，作为所述三态反相器的信号输出端，所述第二 NMOS管(匪2)的源极与所述第三匪OS管(匪3)的漏极连接，所述第三匪OS管(匪3 )的源极接地;所述第四PMOS管(PM4 )的漏极分别与所述第二 NMOS管(匪2 )的源极和所述第三匪OS管(匪3)的漏极连接，所述第五PMOS管(PM5)的漏极分别与所述第二匪OS管(匪2 )的源极和所述第三匪OS管(匪3 )的漏极连接;所述第四PMOS管(PM4 )的栅极与所述第三匪OS管(匪3)的栅极连接，作为所述三态反相器的信号输入端，接收INB2输入信号，所述第五PMOS管(PM5)的栅极作为所述三态反相器的第一控制信号接收端(P)，所述第二 NMOS管(NM2)的栅极作为所述三态反相器的第二控制信号接收端(N)。5.根据权利要求1或2中任意一项所述的改善数字控制振荡电路负偏压温度不稳定性的恢复电路，其特征在于: 所述输入编码DCO [ O ]控制第7个所述三态反相器(tr i v7 ); 所述输入编码0(1)[1]控制第5、6个所述三态反相器(1:1'；^5，1:1'；^6); 所述输入编码DC0[2]控制第1、2、3、4个所述三态反相器(trivl，triv2，triv3，triv4); 所述输入编码DC0[3]控制第9-16个所述三态反相器(triv9，trivlO，…，trivl6); 所述输入编码DC0[4]控制第17-32个所述三态反相器(trivl7，trivl8，...，triv32); 所述输入编码DC0[5 ]控制第33-64个所述三态反相器(triv33，triv34，…，triv64)； 所述输入编码DC0[6]控制第65-128个所述三态反相器(triv65，triv66，."，trivl28); 所述输入编码DC0[7]控制第129-256个所述三态反相器(^丨￥129，^丨￥130，...，triv256)ο
【文档编号】H03K19/003GK105897244SQ201610205259
【公开日】2016年8月24日
【申请日】2016年4月5日
【发明人】张建杰
【申请人】苏州无离信息技术有限公司