一种抗单粒子瞬态的时钟驱动电路的制作方法
【专利摘要】本发明公开了一种抗单粒子瞬态的时钟驱动电路，由两类反相器构成：双输入、双输出反相器DIDO和双输入、单输出反相器DISO，所采用的两类反相器的具体数目及其连接方式依据设计电路的复杂程度及其所采用的时钟设计方案而定。DIDO和DISO均包含两个PMOS晶体管和两个NMOS晶体管。在基于双输入、双输出以及双输入、单输出时钟反相器的时钟分布网络中，双输入、双输出反相器上产生的单粒子瞬态脉冲传播到时钟叶节点的概率为零。因此，本发明显著地提高时钟分布网络抗单粒子瞬态的能力，有效地降低时钟分布网络受到辐射粒子轰击后各个时钟叶节点上产生单粒子瞬态脉冲的概率。因此，本发明的抗单粒子瞬态的时钟加固电路的抗单粒子瞬态能力要显著优于传统未加固的时钟电路。
【专利说明】
一种抗单粒子瞬态的时钟驱动电路
技术领域
[0001 ]本发明涉及时钟加固领域，特别涉及一种抗单粒子瞬态（Singl e-Event Trans i ent，SET)的时钟驱动电路。
【背景技术】
[0002] 应用于航天、航空的电子系统很容易受到单粒子效应（Single-Event Effect， SEE)的影响而失效，并且单粒子效应对航天设备中电子器件的影响随集成电路特征尺寸的 持续缩减在日益加剧，已经成为了航天用大规模集成电路中的主要失效模式。
[0003] 作为单粒子效应的一种，单粒子瞬态通常是指半导体器件在受到空间单粒子轰击 后，粒子的能量沉积导致粒子的碰撞电离，在浓度梯度和电场的作用下电离出的电荷被收 集和输运，导致电路节点出现电流和电压瞬时突变的现象。
[0004] 作为同步数字系统中分布最广、频率最高的信号，时钟信号在集成电路中占有着 举足轻重的地位。而时钟分布网络(Clock Distribution Network，Q)N)作为时钟信号的载 体，由多个时钟节点构成，时钟节点在受到辐射粒子轰击后将会产生软错误，严重的将会导 致电路(甚至是整个芯片)失效，因此，时钟分布网络的重要性自然也不言而喻。目前，业内 对时钟节点的翻转引发软错误率(Soft Error Rati〇，SER)的研究却比较少，CDN加固方法 鲜见文献。
[0005] 为了达到低功耗、低偏斜的目的，人们对于CDN的结构一直处于不断的研究和探索 之中。目前常见的CDN结构包括树状时钟网络(平衡树、Η树、X树等）、网状(Mesh)时钟网络、 鱼骨型（Fishbone)时钟网络以及混合时钟网络。此外，还出现了谐振时钟网络(Resonant Clock Distribution Network)等新型的时钟分布网络。而无论是哪种拓扑结构的时钟分 布网络，时钟缓冲器(buffer)/反相器(inverter)都是其中必不可少的组成部分。作为时钟 分发的基础，时钟buffer在提供纯净、精确的时钟信号方面起着主导作用：它们为设计者提 供了更多的灵活性，使设计者可以对齐时钟边沿，或者使时钟前移或后移，从而增大数据有 效窗口；同时，它们还可以补偿线路长度延时以及提供独特的芯片时序，帮助工程师设计出 最佳电路。
[0006] 重离子、质子、中子等引发的单粒子效应对时钟网络的影响主要通过两种特殊模 式的电路失效进行:福射致时钟竞争(又叫时钟毛刺，Radiation-Induced Clock Race)和 福射致时钟抖动(Radiation-Induced Clock Jitter)。其中，福射致时钟竞争是指所收集 的电荷引发时钟跳变到错误的状态，引入一个新的时钟边沿，在边沿敏感电路中该现象会 导致数据的错误采样;辐射致时钟抖动是指当辐射粒子引起的电荷收集靠近时钟边沿时， 时钟边沿会偏离其预期的跳变时间，引起时钟抖动增加的现象。N. Seifert等人的研究结果 表明：在未加固的基于脉冲锁存器的时钟分布网络设计中，Clock SER占到了整个芯片级 SER的50% ;而在基于触发器的设计中，辐射致时钟竞争所引发的SER占所有时钟路径SER的 绝大部分（由辐射致时钟抖动所引发的SER占全部时钟路径SER的2% )。
[0007] 时钟分布网络抗单粒子效应的能力一方面可以通过在CDN各个叶节点上捕捉到的 瞬态脉冲的数目、瞬态脉冲的宽度等来直接进行表征；另一方面，也可以通过设计中时钟信 号上的瞬态脉冲所引发的时序单元错误采样的次数来间接地进行表征。
[0008] A.Mallajosyula和P.Zarkesh-Ha在IEEE International Integrated Reliability Workshop Final Report(国际综合可靠性研讨会报告)上发表的"A Robust Single Event Upset Hardened Clock Distribution Network"（一种抗单粒子翻转的时 钟分布网络）（2008年10月12-16日，第121-124页）中提出了一种基于改进的Muller C单元 (C-e 1 ement)的抗单粒子翻转的时钟叶节点的驱动电路。该技术通过在时钟叶节点的驱动 单元中引入延时单元，利用时间冗余的加固方法来滤除其所在时钟路径上传播过来的单粒 子瞬态脉冲。这会产生额外的延时，同时，该驱动电路所能滤除的单粒子瞬态脉冲的宽度完 全取决于所引入的延时单元。除此之外，该技术只能用于时钟分布网络中叶节点驱动单元 的加固。
【发明内容】
[0009] 本发明要解决的技术问题是:针对已有时钟分布网络中抗单粒子翻转的时钟驱动 电路延迟大、且所能滤除的单粒子瞬态脉冲的宽度完全取决于所引入的延时单元的问题， 提供一种抗单粒子瞬态的时钟驱动电路，它可以显著地提高时钟分布网络抗单粒子瞬态的 能力，有效地降低时钟分布网络受到辐射粒子轰击后各个时钟叶节点上产生单粒子瞬态脉 冲的概率。
[0010] 本发明提出的抗单粒子瞬态的时钟驱动电路由两类反相器构成:双输入、双输出 (Dual Inputs and Dual 0utputs，DID0)的反相器和双输入、单输出（Dual Inputs and Single 0utput，DIS0)的反相器。其中，所采用的两类反相器的具体数目及其连接方式依据 设计电路的复杂程度及其所采用的时钟设计方案(包括时钟分布网络的拓扑结构等)而定。
[0011] 和常用的未加固的普通反相器相比，本发明中提出的双输入、双输出的反相器包 括两个输入端口 11_D、12_D，两个输出端口 ZN1_D、ZN2_D。而双输入、单输出的反相器包括两 个输入端口 11_S、12_S，一个输出端口 ZN_S。
[0012] 和普通的一个PM0S晶体管和一个匪0S晶体管构成的反相器相比，本发明中双输 入、双输出结构的反相器包含了两个PM0S晶体管记为第一 PM0S管、第二PM0S管，和两个NM0S 晶体管记为第一NM0S管、第二NM0S管。其中，第一PM0S管的栅极Pgl_D连接双输入、双输出反 相器的输入端口 I1_D，源极Psl_D连接电源VDD，漏极Pdl_D连接双输入、双输出反相器的输 出端口 ZN1_D;第二PM0S管的栅极Pg2_D连接双输入、双输出反相器的输入端口 I2_D，源极 卩82_0连接电源VDD，漏极Pd2_D连接双输入、双输出反相器的输出端口 ZN2_D;第一NM0S管的 栅极Ngl_D连接双输入、双输出反相器的输入端口 12_D，源极Ns 1_D连接地VSS，漏极Nd 1_D连 接双输入、双输出反相器的输出端口 ZN1_D;第二NM0S管的栅极Ng2_D连接双输入、双输出反 相器的输入端口 I2_D，源极Ns2_D连接地VSS，漏极Nd2_D连接双输入、双输出反相器的输出 端口 ZN2_D。
[0013] 本发明双输入、单输出的反相器也包含两个PM0S晶体管记为第三PM0S管、第四 PM0S管，和两个NM0S晶体管第三NM0S管、第四NM0S管。其中，第三PM0S管的栅极Pg3_S连接双 输入、单输出反相器的输入端口 11_S，源极?83_5连接电源VDD，漏极Pd3_S连接双输入、单输 出反相器的输出端口 ZN1_S;第四PM0S管的栅极Pg4_S连接双输入、单输出反相器的输入端 口 12_S，源极?84_0连接电源VDD，漏极Pd4_S连接双输入、单输出反相器的输出端口 ZN2_S; 第三匪OS管的栅极Ng3_S连接双输入、单输出反相器的输入端口 12_S，源极Ns3_D连接地 VSS，漏极Nd3_S连接双输入、单输出反相器的输出端口 ZN1_S;第四匪0S管的栅极Ng4_S连接 双输入、单输出反相器的输入端口 12_S，源极Ns4_S连接地VSS，漏极Nd4_S连接双输入、单输 出反相器的输出端口 ZN2_S。
[0014] 图5为采用DIDO和DIS0单元实现的抗单粒子瞬态的时钟加固电路的示意图。该实 施例中，本发明时钟驱动电路是η级反相器构成的平衡树结构的时钟网络，第一级反相器至 第η-1级反相器均是双输入、双输出反相器，最后一级反相器即第η级反相器是双输入、单输 出反相器，η为整数，η的取值依据设计电路的复杂程度及其所采用的时钟设计方案(包括时 钟分布网络的拓扑结构等)而定，一般η大于等于3。第一级(Level 1)反相器的两个输入端 口连接同一时钟信号elk;其输出端口ZN1_D_1连接第二级(Level 2)反相器(图中以连接两 个第二级反相器为例）的输入端口 11_D_21和11_D_22，第一级反相器的输出端口ZN2_D_1连 接第二级反相器的输入端口 I2_D_21和I2_D_22;两个第二级反相器的输出端口 ZN1_D_21和 ZN1_D_22分别连接后面相应的第三级(Level 3)反相器的输入端口 11_D_31、11_D_31和11_ D_33、11_D_34，其输出端口 ZN2_D_21和ZN2_D_22分别连接第三级反相器的输入端口 I2_D_ 31、I2_D_31和I2_D_33、I2_D_34。第k级反相器的输出端口 ZNl_D_k连接其后一级反相器（即 第k+Ι级反相器)的输入端口 Il_D_(k+l) j，第k级反相器(Level k)的输出端口ZN2_D_k连接 第k+1级反相器的输入端口 12_D_(k+1) j，k、j均为整数，3彡k彡n-2，1彡j彡4。时钟电路中的 最后一级反相器（即直接连接触发器等时序单元的时钟反相器，第η级反相器)采用的是双 输入、单输出的时钟反相器:其两个输入端口 Il_S_j、I2_S_j分别连接倒数第二级反相器 (即第n-1级反相器)的输出端口 ZN1_D_ (η-1) j、ZN2_D_ (η-1) j，其输出端口 ZN_S_ j连接与之 相连的触发器等时序单元的时钟输入端口。
[0015] 本发明抗单粒子瞬态的时钟驱动电路的工作过程如下：
[0016] 以图5所示的η级平衡树结构的抗单粒子瞬态的时钟分布网络为例来说明本发明 的抗单粒子瞬态的时钟驱动电路的具体应用。假设时钟输入elk为0,第二级(Level 2)反相 器中的第一个双输入、双输出反相器中的第一 PM0S管受到辐射粒子的轰击产生一单粒子瞬 态脉冲。该瞬态脉冲会传播到第三级(Level 3)反相器的第一PM0S管的栅极Pgl_D以及第二 NM0S管的栅极Ng2_D，导致Leve 1 3中反相器的第一PM0S管截止；同时，第二NM0S管导通。由 于Level 2中第一个反相器的输出端ZN2_D为正常的低电平，Level 3中各反相器的第二 PM0S管是导通的。这样，Level 3中各反相器的第二PM0S管和第二NM0S管将同时导通，Level 3反相器的输出端口 ZN2_D便被由正常的高电平（电源电压值)拉到一个中间电平(介于0和 电源电压值之间的某一电压值，具体电压值根据双输入、双输出反相器中第二PM0S管和第 二匪0S管上的寄生电阻的比值来确定），于是在Level 3反相器的输出端口2呢_0便发生了 一个VDD到某一中间电平的跳变，产生了一个小于满摆幅的瞬态脉冲(而Level 3中反相器 的输出端口 ZN1_DS正常的高电平）。
[0017]同样地，Level 3反相器输出端口ZN2_D上的瞬态脉冲信号会沿着时钟路径逐渐向 后传播，而在传播过程中，瞬态脉冲的幅值将会不断衰减。最终，瞬态脉冲将消失，不会传播 到后续的时序单元。
[0018]最坏的情况，考虑在传播到最后一级时钟反相器（即双输入、单输出的DIS0反相 器)时仍有SET脉冲存在--假设有一SET脉冲传播到DISO反相器的输入端口 I2_D。根据本 设计中双输入、单输出反相器的传输特性，只有当其两个输入端口 11_S、12_S相同时，其输 出才会发生翻转；因此，即使有SET脉冲传播到了DISO反相器的一个输入端口，该SET脉冲信 号也会被DISO反相器滤除（即DISO反相器的输出端口 ZN_Sl不会有SET脉冲产生），从而保 证了传播到后续时序单元的时钟信号的正确性。
[0019] 采用本发明可以达到以下技术效果：
[0020] 本发明的抗单粒子瞬态的时钟加固电路的抗单粒子瞬态能力要显著优于传统未 加固的时钟电路。在基于双输入、双输出以及双输入、单输出时钟反相器的时钟分布网络 中，双输入、双输出反相器上产生的单粒子瞬态脉冲传播到时钟叶节点的概率为零。因此， 本发明显著地提高时钟分布网络抗单粒子瞬态的能力，有效地降低时钟分布网络受到辐射 粒子轰击后各个时钟叶节点上产生单粒子瞬态脉冲的概率。
【附图说明】
[0021] 图1为本发明提出的双输入、双输出的反相器的逻辑结构示意图；
[0022] 图2为本发明中采用的双输入、单输出的反相器的逻辑结构示意图；
[0023] 图3为本发明提出的双输入、双输出的反相器的符号图；
[0024] 图4为本发明采用的双输入、单输出的反相器的符号图；
[0025]图5为采用DID0和DIS0反相器实现的抗单粒子瞬态的时钟加固电路的示意图； [0026]图6为一个具体实施例，由通用65nm工艺下标准单元库中未加固时钟反相器 CLKNVHSV4构成的八级反相器链以及SET瞬态脉冲在其中传播的示意图；
[0027] 图7为一个具体实施例，65nm工艺下采用本发明中加固的双输入、双输出的反相器 CLKNVHSV4_DID0及双输入、单输出的反相器CLKNVHSV4_DIS0构成的八级反相器链以及SET 瞬态脉冲在其中传播的示意图。
【具体实施方式】
[0028] 图1为本发明提出的双输入、双输出的反相器的逻辑结构示意图。和普通的一个 PM0S晶体管和一个匪0S晶体管构成的反相器相比，本发明中双输入、双输出结构的反相器 包含了两个PM0S晶体管记为第一 PM0S管、第二PM0S管，和两个NM0S晶体管记为第一 NM0S管、 第二NM0S管。其中，第一PM0S管的栅极Pgl_D连接双输入、双输出反相器的输入端口 11_D，源 极Psl_D连接电源VDD，漏极Pdl_D连接双输入、双输出反相器的输出端口 ZN1_D;第二PM0S管 的栅极Pg2_D连接双输入、双输出反相器的输入端口 12_D，源极？82_0连接电源VDD，漏极 Pd2_D连接双输入、双输出反相器的输出端口 ZN2_D;第一匪0S管的栅极Ngl_D连接双输入、 双输出反相器的输入端口 I2_D，源极Ns 1_D连接地VSS，漏极Ndl_D连接双输入、双输出反相 器的输出端口 ZN1_D;第二NM0S管的栅极Ng2_D连接双输入、双输出反相器的输入端口 12_D， 源极Ns2_D连接地VSS，漏极Nd2_D连接双输入、双输出反相器的输出端口 ZN2_D。
[0029] 图2为本发明提出的双输入、单输出的反相器的逻辑结构示意图。本发明双输入、 单输出的反相器包含两个PM0S晶体管记为第三PM0S管、第四PM0S管，和两个NM0S晶体管第 三NM0S管、第四NM0S管。其中，第三PM0S管的栅极Pg3_S连接双输入、单输出反相器的输入端 口 11_S，源极?83_3连接电源VDD，漏极Pd3_S连接双输入、单输出反相器的输出端口 ZN1_S; 第四PMOS管的栅极Pg4_S连接双输入、单输出反相器的输入端口 12_S，源极？84_0连接电源 VDD，漏极Pd4_S连接双输入、单输出反相器的输出端口 ZN2_S;第三NM0S管的栅极Ng3_S连接 双输入、单输出反相器的输入端口 12_S，源极Ns3_D连接地VSS，漏极Nd3_S连接双输入、单输 出反相器的输出端口 ZN1_S;第四匪0S管的栅极Ng4_S连接双输入、单输出反相器的输入端 口 12_S，源极Ns4_S连接地VSS，漏极Nd4_S连接双输入、单输出反相器的输出端口 ZN2_S。
[0030] 如图3所示，为本发明的双输入、双输出反相器的符号图。图4所示为本发明的双输 入、单输出反相器的符号图。在图5的抗单粒子瞬态的时钟加固电路中将采用DID0和DIS0反 相器的符号图进行连接。
[0031] 图5为采用DID0和DIS0单元实现的抗单粒子瞬态的时钟加固电路的示意图。该实 施例中，本发明时钟驱动电路是η级反相器构成的平衡树结构的时钟网络，第一级反相器至 第η-1级反相器均是双输入、双输出反相器，最后一级反相器即第η级反相器是双输入、单输 出反相器，η为整数，η的取值依据设计电路的复杂程度及其所采用的时钟设计方案(包括时 钟分布网络的拓扑结构等)而定。第一级(Level 1)反相器的两个输入端口连接同一时钟信 号elk;其输出端口ZN1_D_1连接第二级(Level 2)反相器(图中以连接两个第二级反相器为 例）的输入端口 11_D_21和11_D_22，第一级反相器的输出端口ZN2_D_1连接第二级反相器的 输入端口 I2_D_21和I2_D_22;两个第二级反相器的输出端口ZN1_D_21和ZN1_D_22分别连接 后面相应的第三级（Level 3)反相器的输入端口 11_D_31、11_D_31和11_D_33、11_D_34，其 输出端口 ZN2_D_21和ZN2_D_22分别连接第三级反相器的输入端口 I2_D_31、I2_D_31和I2_ D_33、I2_D_34。第k级反相器的输出端口 ZNl_D_k连接其后一级反相器（即第k+1级反相器） 的输入端口 I l_D_(k+l) j，第k级反相器(Level k)的输出端口 ZN2_D_k连接第k+Ι级反相器 的输入端口 12_D_(k+1) j，k、j均为整数，3彡k彡n-2，1 < j彡4。时钟电路中的最后一级反相 器(即直接连接触发器等时序单元的时钟反相器，第η级反相器)采用的是双输入、单输出的 时钟反相器:其两个输入端口 Il_S_j、I2_S_j分别连接倒数第二级反相器（即第η-1级反相 器)的输出端口 ZNl_D_(n-l) j、ZN2_D_(n-l) j，其输出端口 ZN_S_ j连接与之相连的触发器等 时序单元的时钟输入端口。
[0032]图6为一个具体实施例，由通用65nm工艺下标准单元库中未加固时钟反相器 CLKNVHSV4构成的八级反相器链以及SET瞬态脉冲在其中传播的示意图。图6(a)所示为采用 一个通用65nm工艺下标准单元库中未加固反相器CLKNVHSV4构成的反相器链。该反相器链 由八个时钟反相器CLKNVHSV4首尾相接构成，反相器链的输入端和输出端分别为I和Z。图6 (b)为SET瞬态脉冲在该反相器链中传播的示意图。SET脉冲激励加在该反相器链的输入端 口 I。当所施加的SET脉冲宽度较小时，在传播过程中脉冲的振幅和宽度会逐渐缩减，到达反 相器链的输出端Z时，已捕捉不到SET脉冲。而当施加的SET脉冲宽度达到35ps左右时，在输 出端口 Z便可捕捉到满摆幅的SET脉冲信号。
[0033]图7为一个具体实施例，65nm工艺下采用本发明中加固的双输入、双输出的反相器 CLKNVHSV4_DID0及双输入、单输出的反相器CLKNVHSV4_DIS0构成的八级反相器链以及SET 瞬态脉冲在其中传播的示意图。图7(a)所示为65nm工艺下采用本发明中两种加固反相器首 尾相接构成的反相器链。该反相器链中包含了 7个双输入、双输出的反相器CLKNVHSV4_DID0 以及一个双输入、单输出的反相器CLKNVHSV4_DIS0;反相器链的输入端口为I和10,输出端 口为Z。图7(b)为SET瞬态脉冲在该反相器链中的传播示意图。保持该反相器链的输入端口 10始终为ο，对输入端口 I加一SET脉冲，通过观察各个反相器的输出端ZN*和ΖΝ*0(其中* = 1，2，···，7)以及反相器链的输出端Z的输出波形来了解所加SET脉冲在该反相器链中的传 播。当所加SET脉冲宽度达到500ps时，在第三级反相器的输出端仍然不会观察到明显的瞬 态脉冲一一实际上，在第一级反相器的输出端，脉冲的幅值已经小于了所加SET脉冲幅值的 1/2〇
[0034] 为了说明本发明抗单粒子瞬态的时钟驱动电路的抗单粒子瞬态效果，采用本发明 的时钟驱动电路，利用Encounter工具并结合脚本实现了一个标量仿存控制器译码电路的 设计(包括布图规划、时钟树综合、布局布线等）；利用寄生参数提取工具StarRC提取了整个 设计的详细标准寄生格式DSPF(Detailed Standard Parasitic Format)文件;米用Hspice 工具对包含了电阻、电容等详细寄生信息的DSPF网表进行了仿真。
[0035] 考虑到标量访存控制器译码电路的设计主要基于触发器，故结合N. Seifert等人 的研究结果，本文主要对设计进行了辐射致时钟竞争的仿真。仿真时SET脉冲的注入位置遍 历了时钟网络上的各个DID0反相器的输出端口； SET脉冲的注入时间随机（在仿真时间段 内，采用shell脚本自动生成一随机注入时间）；SET脉冲宽度随机，并且该SET脉冲宽度小于 等于最大脉冲宽度值(最大脉冲宽度值根据地面辐照试验的试验结果确定，脉冲宽度的生 成同样采用shell脚本自动生成）。在Spice网表中，调用了两个完全相同的译码电路；同时， 分别将两个译码电路中同一时序单元(D触发器)的时钟输入端口 CK连接到一个异或门的两 个输入端口（即仿真过程中调用的异或门的数目等于译码电路中时序单元的总数）。仿真过 程中，对其中一个译码电路中时钟路径上的DID0反相器的输出端口遍历地进行SET脉冲注 入，通过统计异或门（D触发器CK端连接的一组异或门）中高电平出现的数目来研究本发明 抗单粒子瞬态的时钟加固电路中SET脉冲在时钟路径上的传播。统计结果见表1。
[0036] 为了更加直观地验证本发明抗单粒子瞬态的时钟加固电路的加固效果，采用标准 单元库中未加固的相同驱动能力的时钟反相器(CLKNVHSV1)对同样的设计进行了时钟树综 合，得到未加固的时钟分布网络。同时，采用上文所述的仿真方法对未加固的时钟分布网络 上与本发明的抗单粒子瞬态的时钟加固电路中各个DID0反相器相对应的反相器的输出端 口进行了遍历仿真;并对仿真结果进行了统计(统计结果见表1)。由于本发明的抗单粒子瞬 态的时钟分布网络的叶节点上采用的是DIS0结构的反相器，该结构反相器受到轰击的条件 下其输出端口 ZN也会产生SET脉冲，该脉冲有可能会会传播到与其直接相连的触发器上。但 是，考虑到叶节点受到轰击并产生SET脉冲的情况与未加固时钟分布网络上叶节点的情况 相似，本文将不对其进行仿真说明。
[0037] 为了使验证结果更加充分，分别对本发明的抗单粒子瞬态的时钟加固电路中的31 个DID0反相器(CLKNVHSV1_DID0)的输出端口 ZN1和未加固的时钟分布网络中对应的31个未 加固的普通反相器(CLKNVHSV1)的输出端口ZN进行了四次遍历仿真。其中，基于标量仿存控 制器译码电路的设计中共包含88个时序单元(触发器），即在触发器CK端口处检测到的SET 的最大数目为88。通过表1中统计结果的对比，可以直观地看出：本发明的抗单粒子瞬态的 时钟加固电路的抗SET能力明显优于传统的未加固的时钟电路，适合用于抗单粒子瞬态加 固时钟分布网络，应用于航空、航天等领域。
[0038] 表1
[0039]
【主权项】
1. 一种抗单粒子瞬态的时钟驱动电路，其特征在于，包括两类反相器:双输入、双输出 的反相器和双输入、单输出的反相器;两类反相器的具体数目及其连接方式依据设计电路 的复杂程度及其所采用的时钟设计方案而定； 双输入、双输出的反相器包括两个输入端口 11_D、12_D，两个输出端口 ZN1_D、ZN2_D，两 个PMOS晶体管记为第一 PMOS管、第二PMOS管，和两个NMOS晶体管记为第一 NMOS管、第二NMOS 管；其中，第一PMOS管的栅极Pgl_D连接双输入、双输出反相器的输入端口 11_D，源极Ps 1_D 连接电源VDD，漏极Pdl_D连接双输入、双输出反相器的输出端口 ZN1_D;第二PMOS管的栅极 Pg2_D连接双输入、双输出反相器的输入端口 I2_D，源极?82_0连接电源VDD，漏极Pd2_D连接 双输入、双输出反相器的输出端口 ZN2_D;第一 NMOS管的栅极Ng 1_D连接双输入、双输出反相 器的输入端口 12_D，源极Ns 1_D连接地VSS，漏极Ndl_D连接双输入、双输出反相器的输出端 口ZN1_D;第二匪OS管的栅极Ng2_D连接双输入、双输出反相器的输入端口 I2_D，源极Ns2_D 连接地VSS，漏极Nd2_D连接双输入、双输出反相器的输出端口 ZN2_D; 双输入、单输出的反相器包括两个输入端口 11_S、12_S，一个输出端口 ZN_S;两个PMOS 晶体管记为第三PMOS管、第四PMOS管，和两个NMOS晶体管第三NMOS管、第四NMOS管;其中，第 三PMOS管的栅极Pg3_S连接双输入、单输出反相器的输入端口 I1_S，源极卩83_5连接电源 VDD，漏极Pd3_S连接双输入、单输出反相器的输出端口 ZN1_S;第四PMOS管的栅极Pg4_S连接 双输入、单输出反相器的输入端口 12_S，源极?84_0连接电源VDD，漏极Pd4_S连接双输入、单 输出反相器的输出端口 ZN2_S;第三匪OS管的栅极Ng3_S连接双输入、单输出反相器的输入 端口 I2_S，源极Ns3_D连接地VSS，漏极Nd3_S连接双输入、单输出反相器的输出端口 ZN1_S; 第四匪OS管的栅极Ng4_S连接双输入、单输出反相器的输入端口 12_S，源极Ns4_S连接地 VSS，漏极Nd4_S连接双输入、单输出反相器的输出端口 ZN2_S。2. 如权利要求1所述的抗单粒子瞬态的时钟驱动电路，其特征在于，所述两类反相器的 数目为η，η为整数，一般η大于等于3，所述连接方式为平衡树结构;第一级反相器至第n-1级 反相器均是双输入、双输出反相器，最后一级反相器即第η级反相器是双输入、单输出反相 器;第一级反相器的两个输入端口连接同一时钟信号elk;其输出端口 ZN1_D_1连接第二级 反相器的输入端口 I1_D_21和I1_D_22,第一级反相器的输出端口 ZN2_D_1连接第二级反相 器的输入端口 I2_D_21和I2_D_22;两个第二级反相器的输出端口 ZN1_D_21和ZN1_D_22分别 连接后面相应的第三级反相器的输入端口 11_D_31、11_D_31和11_D_33、11_D_34，其输出端 口ZN2_D_21和ZN2_D_22分别连接第三级反相器的输入端口 I2_D_31、I2_D_31和I2_D_33、 I2_D_34;第k级反相器的输出端口ZNl_D_k连接第k+1级反相器的输入端口 Il_D_(k+l) j，第 k级反相器的输出端口 ZN2_D_k连接第k+1级反相器的输入端口 12_D_(k+1) j，k、j均为整数， 3彡k彡n-2，l<j<4;第η级反相器的输入端口 Il_S_j、I2_S_j分别连接第n-1级反相器的输 出端口ZNl_D_(n-l)j、ZN2_D_(n-l)j，其输出端口ZN_S_j连接与之相连的触发器等时序单 元的时钟输入端口。
【文档编号】H03K19/003GK105897243SQ201610196746
【公开日】2016年8月24日
【申请日】2016年3月31日
【发明人】陈书明, 郝培培, 黄鹏程, 梁斌
【申请人】中国人民解放军国防科学技术大学