元230在输入的第一电压差分信号和/或第二电压差分信号的电压低于VDD-Vth3时，将第一电压差分信号和/或第二电压差分信号的电压分别传递至第五节点i和第六节点j，Vth3为第三阈值电压，VDD-Vth3 = VDD-Vthlo第三转换单元240将第五节点i的电压和第六节点j的电压转换为第二对电流差分信号1utp_2，1utn_2o第四转换单元150将第五节点i的电压和第六节点j的电压转换为第三对电流差分信号 1utp_3，1utn_3o
[0043]再次参看图3b所示的，第三传递单元包括NMOS晶体管丽7、MN8。晶体管丽7的漏极作为信号接收电路的第一差分输入端接收一对电压差分信号中的第一电压差分信号，其栅极接第一电源端，其源极为第五节点i，晶体管MN8的漏极作为信号接收电路的第二差分输入端接收一对电压差分信号中的第二电压差分信号，其栅极接电源，其源极为第六节点j，Vth3为晶体管丽7的导通阈值电压。
[0044]再次参看图3b所示的，第三转换单元包括NMOS晶体管MN9、丽10、丽11、丽12，PMOS晶体管PM13、PM14、电流源15。电流源15的一端与第一电源端相连，另一端与晶体管PM13和PM14的源极相连，晶体管PM13的栅极与第五节点i相连，晶体管PM14的栅极与第六节点j相连。晶体管MN9、丽10、丽11、丽12的源极与接地端相连。晶体管MN9的栅极与晶体管丽10的栅极以及晶体管MN9的漏极相连。晶体管丽11的栅极与晶体管丽12的栅极以及晶体管丽11的漏极相连。晶体管丽11的漏极与晶体管PM14的漏极相连，晶体管MN9的漏极与晶体管PM13的漏极相连，晶体管丽10的漏极作为第三转换单元240的一个输出端输出第二对电流差分信号中的一个电流差分信号1utp_2，晶体管MN12的漏极作为第三转换单元240的另一个输出端输出第二对差分电流中的另一个电流差分信号1utn2。
[0045]再次参看图3b所示的，第四转换单元250包括NMOS晶体管丽13、丽14，PMOS晶体管PM15、PM16、PMl7, PM18和电流源16。晶体管NM13的栅极与第五节点i相连，晶体管匪14的栅极与第六节点j相连，晶体管匪13和匪14的源极与电流源16的一端相连，电流源16的另一端与接地端相连，PMOS晶体管PM15、PM16、PM17、PM18的源极与第一电源端相连，晶体管PM15的栅极与晶体管PM16的栅极以及晶体管PM15的漏极相连，晶体管PM17的栅极与晶体管PM18的栅极以及晶体管PM17的漏极相连，晶体管PM15的漏极与晶体管W13的漏极相连，晶体管PM17的漏极与晶体管匪14的漏极相连，晶体管PM16的漏极作为第四转换单元的一个输出端输出第三对差分电流中的一个电流差分信号1utn3，晶体管PM18的漏极作为第四转换单元的另一个输出端输出第三对差分电流中的另一个电流差分信号1utp30
[0046]下面介绍一下差分输入单元110的工作原理。
[0047]在输入的第一电压差分信号和/或第二电压差分信号的电压低于VDD-Vthl时，晶体管PMl和PM2关断，节点X和y都为高电平VDDH，第一转换单元生成的第一对电流差分信号1utp_l，1utn_l相等，相当第一转换单元于不工作，第一转换单元未能实现DN和DP输入的电压差分信号的电流转换；晶体管PM5，PM7关断，节点a和b为高电平VDD，第二转换单元生成的第一对电流差分信号1utp_l，1utn_l相等，相当于不工作，第二转换单元未能实现DN和DP输入的电压差分信号的电流转换；此时，匪7和NM8导通，第三转换单元240或第四转换单元250工作，实现DN和DP输入的电压差分信号的电流转换，下文详细介绍。
[0048]在输入的第一电压差分信号和/或第二电压差分信号的电压高于VDD-Vthl时，晶体管PMl和PM2导通，节点X和y等于DN和DP的电压加上晶体管PMl和PM2的源极-栅极电压Vsg，此时第一转换单元生成不同的第一对电流差分信号1utp_l，1utn_l，相当于第一转换单元正常工作，第一转换单元实现了 DN和DP输入的电压差分信号的电流转换；此时，匪7和NM8截止，节点i和j被拉高到vdd，第三转换单元240和第四转换单元250不工作，未能实现DN和DP输入的电压差分信号的电流转换。
[0049]在输入的第一电压差分信号和/或第二电压差分信号的电压高于VDD+Vth2时，晶体管PM5和PM5导通，节点a和b等于DN和DP的电压减去晶体管PM5和PM7的源极-漏极电压Vsd，此时第二转换单元生成不同的第一对电流差分信号1utp_l，1utn_l，相当于第二转换单元正常工作，第二转换单元实现了 DN和DP输入的电压差分信号的电流转换。此时，匪7和NM8截止，节点i和j被拉高到vdd，第三转换单元240和第四转换单元250不工作，未能实现DN和DP输入的电压差分信号的电流转换。
[0050]在输入的第一电压差分信号和/或第二电压差分信号的电压低于VDD_Vth3时，其中Vth3通常等于VthI，晶体管匪7和NM8导通，节点i和j的电压等于DN和DP的电压差分信号的电压减去匪7和NM8的漏源极压差。此时，如果节点i或j低于匪13和匪14的导通阈值(比如0.4V)时，匪13和匪14将会截止，第四转换单元250将会停止工作，其不能实现DN和DP输入的电压差分信号的电流转换。而此时，晶体管PM13和PM14导通，第三转换单元240正常工作，实现DN和DP输入的电压差分信号的电流转换。
[0051]在晶体管匪7和NM8导通，且节点i或j高于匪13和匪14的导通阈值和电流源16的导通压降之和时，第三转换单元240和第四转换单元250正常工作，实现DN和DP输入的电压差分信号的电流转换。
[0052]每个电流比较单元都可以是P型电流比较单元或N型电流比较单元。
[0053]图4为P型电流比较器的一个实施例。如图4所示，所述P型电流比较单元包括NMOS 晶体管 MN31、MN32、MN33、MN34 和 PMOS 晶体管 PM31、PM32。其中 NMOS 晶体管 MN31、丽32、丽33、丽34的源极连接接地端GND。
[0054]晶体管丽31的栅极与晶体管丽32的栅极以及晶体管丽31的漏极相连，晶体管丽34的栅极与晶体管丽33的栅极以及晶体管丽34的漏极相连，PMOS晶体管PM31和PM32的源极与第一电源端相连，晶体管PM32的栅极与晶体管PM31的栅极以及晶体管PM32的漏极相连。晶体管丽32的漏极与晶体管PM31的漏极相连，晶体管丽32的漏极与晶体管PM31的漏极的中间节点作为所述P型电流比较单元的输出端，晶体管MN33的漏极与晶体管PM32的漏极相连。晶体管MN31的漏极作为所述P型电流比较单元的一个输入端连接输入的一对电流差分信号中的一个，晶体管MN34的漏极作为所述P型电流比较单元的另一个输入端连接一对电流差分信号中的另一个，第一电源端的电压为第一电压VDD。
[0055]图5为N型电流比较器的一个实施例。如图5所示，所述N型电流比较单元包括NMOS 晶体管 MN41、MN42 和 PMOS 晶体管 PM41、PM42、PM43 和 PM44。其中 NMOS 晶体管 MN41、MN42的源极连接接地端。晶体管MN41的栅极与晶体管MN42的栅极以及晶体管MN41的漏极相连。PMOS晶体管PM41、PM42、PM43和PM44的源极与第一电源端相连。晶体管PM43的栅极与晶体管PM44的栅极以及晶体管PM43的漏极相连，晶体管PM42的栅极与晶体管PM41的栅极以及晶体管PM42的漏极相连，晶体管MN42的漏极与晶体管PM41的漏极相连，晶体管MN42的漏极与晶体管PM41的漏极的中间节点作为所述N型电流比较单元的输出端，晶体管MN41的漏极与晶体管PM44的漏极相连，晶体管PM43的漏极作为所述N型电流比较单元的一个输入端连接输入的一对电流差分信号中的一个，晶体管PM42的漏极作为所述N型电流比较单元的另一个输入端连接输入的一对电流差分信号中的另一个。
[0056]在本实用新型中，“连接”、相连、“连”、“接”等表示电性相连的词语，如无特别说明，则表示直接或间接的电性连接。
[0057]需要指出的是，熟悉该领域的技术人员对本实用新型的【具体实施方式】所做的任何改动均不脱离本实用新型的权利要求书的范围。相应地，本实用新型的权利要求的范围也并不仅仅局限于前述【具体实施方式】。
【主权项】
1.一种信号接收电路，其特征在于，其包括: 差分输入单元，用于接收输入的一对电压差分信号，该对电压差分信号包括第一电压差分信号和第二电压差分信号，在第一电压差分信号和/或第二电压差分信号的电压高于第一预定阈值时，基于输入的该对电压差分信号产生第一对电流差分信号，在第一电压差分信号和/或第二电压差分信号的电压低于第一预定阈值时，基于该对电压差分信号的电压至少产生第二对电流差分信号； 第一电流比较单元，其比较第一对电流差分信号，并得到比较结果； 第二电流比较单元，其比较第二对电流差分信号，并得到比较结果， 其中综合第一电流比较单元和第二电流比较单元的比较结果得到输入的一对电压差分信号的信号判决， 其中该对电压差分信号的差压小于或等于第二电压VDDH，第一电流比较单元、第二电流比较单元和差分输入单元内的器件为耐压小于第二电压，第一电流比较单元和第二电压单元以第一电压VDD为工作电压，第一电压VDD小于第二电压VDDH。
2.根据权利要求1所述的信号接收电路，其特征在于， 所述电流比较单元为P型电流比较单元或N型电流比较单元， 各个电流比较单元的输出端连接在一起并与所述信号接收电路的输出端相连。
3.根据权利要求2所述的信号接收电路，其特征在于， 所述P型电流比较单元包括NMOS晶体管丽31、丽32、丽33、丽34和PMOS晶体管PM31、PM32， 其中NMOS晶体管丽31、丽32、丽33、丽34的源极连接接地端， 晶体管丽31的栅极与晶体管丽32的栅极以及晶体管丽31的漏极相连， 晶体管丽34的栅极与晶体管丽33的栅极以及晶体管丽34的漏极相连， PMOS晶体管PM31和PM32的源极与第一电源端相连，晶体管PM32的栅极与晶体管PM31的栅极以及晶体