管PM32的漏极相连， 晶体管丽32的漏极与晶体管PM31的漏极相连，晶体管丽32的漏极与晶体管PM31的漏极的中间节点作为所述P型电流比较单元的输出端，晶体管MN33的漏极与晶体管PM32的漏极相连， 晶体管MN31的漏极作为所述P型电流比较单元的一个输入端连接输入的一对电流差分信号中的一个， 晶体管MN34的漏极作为所述P型电流比较单元的另一个输入端连接一对电流差分信号中的另一个， 第一电源端的电压为第一电压VDD。
4.根据权利要求2所述的信号接收电路，其特征在于， 所述N型电流比较单元包括NMOS晶体管MN41、MN42和PMOS晶体管PM41、PM42、PM43和 PM44， 其中NMOS晶体管MN41、MN42的源极连接接地端， 晶体管MN41的栅极与晶体管MN42的栅极以及晶体管MN41的漏极相连， PMOS晶体管PM41、PM42、PM43和PM44的源极与第一电源端相连， 晶体管PM43的栅极与晶体管PM44的栅极以及晶体管PM43的漏极相连， 晶体管PM42的栅极与晶体管PM41的栅极以及晶体管PM42的漏极相连， 晶体管MN42的漏极与晶体管PM41的漏极相连，晶体管MN42的漏极与晶体管PM41的漏极的中间节点作为所述N型电流比较单元的输出端，晶体管MN41的漏极与晶体管PM44的漏极相连， 晶体管PM43的漏极作为所述N型电流比较单元的一个输入端连接输入的一对电流差分信号中的一个， 晶体管PM42的漏极作为所述N型电流比较单元的另一个输入端连接输入的一对电流差分信号中的另一个。
5.根据权利要求1所述的信号接收电路，其特征在于，其包括第一电源端和第二电源端，第一电源端的电压为第一电压VDD，第二电源端的电压为第二电压VDDH，所述差分输入单元包括第一传递单元、第二传递单元、第一转换单元和第二转换单元，第一传递单元，其输入的第一电压差分信号和/或第二电压差分信号的电压高于VDD-Vthl时，将输入的第一电压差分信号和/或第二电压差分信号分别传递至第一节点X和第二节点y，其中第一节点X和第二节点I的最高电压小于第二电源端的电压VDDH，Vthl为第一阈值电压，其中VDD-Vthl为第一预定阈值； 第一转换单元将第一节点X的电压和第二节点y的电压转换为第一对电流差分信号输出， 第二传递单元，其在输入的第一电压差分信号和/或第二电压差分信号的电压高于VDD+Vth2时，将输入的第一电压差分信号和/或第二电压差分信号传递至第三节点a和第四节点b，其中Vth2为第二阈值电压； 第二转换单元将第三节点a的电压和第四节点b的电压转换为第一对电流差分信号输出， 其中第一转换单元和第二转换单元共享输出电路。
6.根据权利要求5所述的信号接收电路，其特征在于， 第一传递单元包括PMOS晶体管PMl和PM2、电流源Il和12， 电流源Il的一端与第二电源端相连，另一端与晶体管PMl的源极相连，晶体管PMl的漏极与第二电源端相连， 电流源12的一端与第二电源端相连，另一端与晶体管PM2的源极相连，晶体管PM2的漏极与第二电源端相连， 晶体管PMl的栅极作为差分输入单元的第一差分输入端接收输入的一对电压差分信号的第一电压差分信号，其源极为第一节点X， 晶体管PM2的栅极作为差分输入单元的第二差分输入端接收输入的一对电压差分信号的第二电压差分信号，其源极为第二节点1， Vthl为PMOS晶体管PMl和PM2的导通阈值的绝对值。
7.根据权利要求5所述的信号接收电路，其特征在于， 第二传递单元包括PMOS晶体管PM5、PM6、PM7、PM8， 晶体管PM5、PM7的栅极与第一电源端VDD相连， 晶体管PM5的源极作为差分输入单元的第一差分输入端接收输入的一对电压差分信号的第一电压差分信号，其漏极为第三节点a， 晶体管PM7的源极作为差分输入单元的第二差分输入端接收输入的一对电压差分信号的第二电压差分信号，其漏极为第四节点b， 晶体管PM6的源极与第一电源端相连，其漏极与第三节点a相连，其栅极与第一电压差分信号相连， 晶体管PM8的源极与第一电源端相连，其漏极与第四节点b相连，其栅极与第二电压差分信号相连， Vth2为PMOS晶体管MP5和MP7的导通阈值的绝对值。
8.根据权利要求5所述的信号接收电路，其特征在于， 第一转换单元包括电流源I3、PM0S晶体管PM3、PM4、PM11、PM12、NM0S晶体管丽1、丽2、MN3、MM、MN5、MN6， 第二转换单元包括电流源12、PMOS晶体管PM9、PM10、PMlU PMl2, NMOS晶体管丽1、MN2、MN3、MM、MN5、MN6， 其中第一转换单元和第二转换单元共享PMOS晶体管PMlKPMl2,NMOS晶体管丽1、丽2、丽3、MN4、丽5、MN6，这部分电路为输出电路， 电流源13的一端与第二电源端相连，另一端与PMOS晶体管PM3、PM4的源极相连，晶体管PM3的栅极与第一节点X相连，晶体管PM4的栅极与第二节点y相连， 电流源14的一端与第二电源端相连，另一端与PMOS晶体管PM9、PMlO的源极相连，晶体管PM9的栅极与第三节点a相连，晶体管PMlO的栅极与第四节点b相连， 晶体管PM11、PM12、匪1、匪2的栅极均与第一电源端VDD相连， 晶体管PMll的源极与晶体管PM9以及PM3的漏极相连，晶体管PM12的源极与晶体管PMlO以及PM4的漏极相连，晶体管PMll的源极与晶体管匪I的漏极相连，晶体管PM12的源极与晶体管匪2的漏极相连， 晶体管NMl的源极与晶体管NM3的漏极相连，晶体管NM2的源极与晶体管NM5的漏极相连， 晶体管丽3、MN4、丽5、MN6的漏极与接地端相连， 晶体管MN3的栅极与晶体管NM4的栅极以及晶体管匪3的漏极相连， 晶体管MN5的栅极与晶体管NM6的栅极以及晶体管W5的漏极相连， 晶体管NM4的漏极作为输出端输出第一对电流差分信号中的一个电流差分信号， 晶体管NM6的漏极作为输出端输出第一对电流差分信号中的另一个电流差分信号。
9.根据权利要求5所述的信号接收电路，其特征在于， 所述差分输入单元在第一电压差分信号和/或第二电压差分信号的电压低于第一预定阈值时，基于该对电压差分信号的电压还产生第三对电流差分信号， 所述差分输入单元包括第三传递单元、第三转换单元和第四转换单元， 第三传递单元，其在输入的第一电压差分信号和/或第二电压差分信号的电压低于VDD-Vth3时，将第一电压差分信号和/或第二电压差分信号的电压分别传递至第五节点i和第六节点j，Vth3为第三阈值电压，VDD-Vth3 = VDD-Vthl ； 第三转换单元将第五节点i的电压和第六节点j的电压转换为第二对电流差分信号， 第四转换单元将第五节点i的电压和第六节点j的电压转换为第三对电流差分信号。
10.根据权利要求9所述的信号接收电路，其特征在于， 第三传递单元包括NMOS晶体管MN7、MN8， 晶体管丽7的漏极作为信号接收电路的第一差分输入端接收一对电压差分信号中的第一电压差分信号，其栅极接第一电源端，其源极为第五节点i， 晶体管MN8的漏极作为信号接收电路的第二差分输入端接收一对电压差分信号中的第二电压差分信号，其栅极接电源，其源极为第六节点j，Vth3为晶体管MN7的导通阈值电压， 第三转换单元包括NMOS晶体管MN9、MN10、MN11、MN12，PMOS晶体管PM13、PM14、电流源15， 电流源15的一端与第一电源端相连，另一端与晶体管PM13和PM14的源极相连，晶体管PM13的栅极与第五节点i相连，晶体管PM14的栅极与第六节点j相连， 晶体管MN9、丽10、丽11、丽12的源极与接地端相连， 晶体管MN9的栅极与晶体管丽10的栅极以及晶体管MN9的漏极相连， 晶体管丽11的栅极与晶体管丽12的栅极以及晶体管丽11的漏极相连， 晶体管丽11的漏极与晶体管PM14的漏极相连，晶体管MN9的漏极与晶体管PM13的漏极相连， 晶体管MNlO的漏极作为第三转换单元的一个输出端输出第二对电流差分信号中的一个电流差分信号，晶体管丽12的漏极作为第三转换单元的另一个输出端输出第二对差分电流中的另一个电流差分信号， 第四转换单元包括NMOS晶体管MN13、MN14，PMOS晶体管PM15、PM16、PM17、PM18和电流源16， 晶体管匪13的栅极与第五节点i相连， 晶体管匪14的栅极与第六节点j相连， 晶体管匪13和匪14的源极与电流源16的一端相连，电流源16的另一端与接地端相连， PMOS晶体管PM15、PM16、PM17、PM18的源极与第一电源端相连， 晶体管PM15的栅极与晶体管PM16的栅极以及晶体管PM15的漏极相连， 晶体管PM17的栅极与晶体管PM18的栅极以及晶体管PM17的漏极相连， 晶体管PM15的漏极与晶体管匪13的漏极相连，晶体管PM17的漏极与晶体管匪14的漏极相连， 晶体管PM16的漏极作为第四转换单元的一个输出端输出第三对差分电流中的一个电流差分信号，晶体管PM18的漏极作为第四转换单元的另一个输出端输出第三对差分电流中的另一个电流差分信号。
【专利摘要】本实用新型提供一种信号接收电路，其包括：差分输入单元，用于接收输入的一对电压差分信号，在该对电压差分信号的电压高于第一预定阈值时，基于输入的该对电压差分信号产生第一对电流差分信号，在第一电压差分信号和/或第二电压差分信号的电压低于第一预定阈值时，基于该对电压差分信号的电压至少产生第二对电流差分信号；第一电流比较单元和第二电流比较单元分别比较第一对电流差分信号和第二对电流差分信号，并得到比较结果；其中综合比较结果得到输入的一对电压差分信号的信号判决。其中该对电压差分信号的差压大于第一电流比较单元、第二电流比较单元和差分输入单元内的器件为耐压。这样可以用低压耐压器件接收到电压信号。
【IPC分类】H03K19-094
【公开号】CN204442343
【申请号】CN201520266969
【发明人】周玉镇, 魏来, 戴颉, 李耿民, 职春星
【申请人】灿芯半导体(上海)有限公司
【公开日】2015年7月1日
【申请日】2015年4月28日