提高输入时钟占空比免疫力的电路及占空比高的dram存储器的制造方法
【专利摘要】本实用新型涉及提高输入时钟占空比免疫力的电路及占空比高的DRAM存储器，包括下降沿鉴相器，所述下降沿鉴相器用于比较输入时钟clk2dll和反馈时钟clkfb的下降沿，后根据比较结果调节输入时钟接收器，使得输入时钟的占空比为50％。本实用新型解决了现有的存储器时钟路径存在时钟丢失或控制电路功能异常的技术问题，本实用新型可以极大的提高存储器对输入时钟占空比的免疫力，提高存储器的可靠性。
【专利说明】
提高输入时钟占空比免疫力的电路及占空比高的DRAM存储器
技术领域
[0001]本实用新型涉及提高输入时钟占空比免疫力的电路。
【背景技术】
[0002]计算机以及各种电子设备广泛的应用于现代生活的各个方面，对内存产品(DRAM存储器)需求越来越大。人们对速度要求越来越快，存储器的时钟就越来越小，系统提供的时钟受到微小的干扰都会导致输入时钟占空比发生很大变化。而存储器输入时钟占空比的变化极易导致存储器功能故障。
[0003]如图1所示，为高速DRAM存储器时钟路径的基本架构，包括输入时钟接收器、DLL延迟单元、第一 DCC延迟单元、第二 DCC延迟单元、DCC鉴相器、输出时钟生成电路、时钟路径反馈电路以及DLL鉴相器；
[0004]1、外部时钟vclk首先经过输入时钟接收器产生输入时钟clk2dl I;
[0005]2、输入时钟clk2dll经过DLL(数字延迟锁相环)延迟单元产生第一时钟clk_000;延迟锁相环的目的是使存储器输出时钟和输入时钟的上升沿相位对齐；
[0006]3、第一时钟clk_000经过两个完全相同的DCC(占空比调整电路)延迟单元，分别生成第二时钟clk_180和第三时钟clk_360;如图2所示的时序图，利用第一时钟clk_000和第三时钟clk_360经过DCC鉴相器及输出时钟生成电路达到相位对齐，使得clk_180为180°相位，后经过输出时钟生成电路产生占空比为50%的输出信号clk_out。
[0007]4、输出信号clk_out经过时钟路径反馈电路产生反馈时钟clk_fb，反馈时钟clk_fb和输入时钟clk2dll经过DLL鉴相器比较后产生DLL控制信号控制DLL延迟单元。
[0008]但是当存储器输入信号(即外部时钟vclk)的占空比不是50%的情况下，尤其是经过输入时钟接收器和延迟单元之后，输入时钟的占空比会进一步变坏。从而导致时钟丢失或者控制电路功能异常。例如图3所示，输入时钟clk2dll占空比变小导致第三时钟clk_360消失，输入时钟clk2dll的占空比小于50%，第三时钟clk_360直接消失，这种情况极易导致存储器功能故障。
【发明内容】
[0009]为了解决现有的存储器时钟路径存在时钟丢失或控制电路功能异常的技术问题，本实用新型提供一种提高输入时钟占空比免疫力的电路及占空比高的DRAM存储器，可以极大的提尚存储器对输入时钟占空比的免疫力，提尚存储器的可靠性。
[0010]为了解决上述问题提高存储器时钟占空比的免疫力，本实用新型的技术解决方案为:
[0011]提高输入时钟占空比免疫力的电路，其特殊之处在于:包括下降沿鉴相器，所述下降沿鉴相器用于比较输入时钟Clk2dll和反馈时钟clkfb的下降沿，后根据比较结果调节输入时钟接收器，使得输入时钟的占空比为50%。
[0012]—种占空比高的DRAM存储器，其特殊之处在于:包括输入时钟接收器、DLL延迟单元、第一 DCC延迟单元、第二 DCC延迟单元、DCC鉴相器、输出时钟生成电路、时钟路径反馈电路、DLL鉴相器以及下降沿鉴相器，
[0013]所述输入时钟接收器接收外部时钟vclk，输出输入时钟clk2dlI，输入时钟clk2dll依次经过DLL延迟单元输出第一时钟clk_000，第一时钟clk_000经过第一 DCC延迟单元输出第二时钟clk_180，第二时钟clk_180经过第二 DCC延迟单元输出第三时钟clk_360，第一时钟clk_000和第三时钟clk_360经过DCC鉴相器比较后输出输出信号clk_out，输出信号clk_out经过时钟路径反馈电路产生反馈时钟clk_fb，反馈时钟clk_fb和输入时钟clk2dl I经过DLL鉴相器比较后产生DLL控制信号控制DLL延迟单元，
[0014]所述下降沿鉴相器用于比较输入时钟clk2dll和反馈时钟clkfb的下降沿，后根据比较结果调节输入时钟接收器，使得输入时钟的占空比为50%。
[0015]提高输入时钟占空比免疫力的方法，包括以下步骤:
[0016]I】接收外部时钟转化为输入时钟；
[0017]2】输入时钟经过数字延迟锁相环电路产生反馈时钟clkfb;
[0018]3】第一时钟clk_000和第三时钟clk_360上升沿进行比较，保证输出信号clk_out的占空比为50%
[0019]4】输入时钟clk2dll和反馈时钟clkfb的下降沿进行比较，保证输入时钟的占空比为50%。
[0020]本实用新型所具有的优点:
[0021]本实用新型增加一个鉴相器用于比较clk2dll和clk_fb的下降沿，利用其鉴相结果调节输入时钟接受的输出能力，通过该方法即使外部输入时钟占空比很差，也可以保证存储器正常工作，从而提高对输入时钟占空比的免疫力。
【附图说明】
[0022]图1为现有高速DRAM存储器时钟路径的基本架构；
[0023]图2为DLL鉴相器工作原理时序图；
[0024]图3为输入时钟占空比变小导致clk_360消失时序图；
[0025]图4为本实用新型提高输入时钟占空比免疫力的DRAM存储器示意图。
【具体实施方式】
[0026]提高输入时钟占空比免疫力的电路，包括下降沿鉴相器，下降沿鉴相器用于比较输入时钟clk2dll和反馈时钟clkfb的下降沿，后根据比较结果调节输入时钟接收器，使得输入时钟的占空比为50%。
[0027]如图4所示一种占空比高的DRAM存储器，包括输入时钟接收器、DLL延迟单元、第一DCC延迟单元、第二 DCC延迟单元、DCC鉴相器、输出时钟生成电路、时钟路径反馈电路、DLL鉴相器以及下降沿鉴相器，
[0028]所述输入时钟接收器接收外部时钟vclk，输出输入时钟clk2dlI，输入时钟clk2dll依次经过DLL延迟单元输出第一时钟clk_000，第一时钟clk_000经过第一 DCC延迟单元输出第二时钟clk_180，第二时钟clk_180经过第二 DCC延迟单元输出第三时钟clk_360，第一时钟clk_000和第三时钟clk_360经过DCC鉴相器比较后输出输出信号clk_out，输出信号clk_out经过时钟路径反馈电路产生反馈时钟clk_fb，反馈时钟clk_fb和输入时钟clk2dl I经过DLL鉴相器比较后产生DLL控制信号控制DLL延迟单元，
[0029]所述下降沿鉴相器用于比较输入时钟clk2dll和反馈时钟clkfb的下降沿，后根据比较结果调节输入时钟接收器，使得输入时钟的占空比为50%。
[0030]提高输入时钟占空比免疫力的方法，包括以下步骤:
[0031 ] I】接收外部时钟转化为输入时钟；
[0032]2】输入时钟经过数字延迟锁相环电路产生反馈时钟clkfb;
[0033]3】DCC第一时钟clk_000和和第三时钟clk_360上升沿进行比较，保证输出信号clk_out的占空比为50%
[0034]4】输入时钟clk2dll和反馈时钟clkfb的下降沿进行比较，保证输入时钟的占空比为50%。由于clkfb是经过DCC鉴相器校准的，所以可以认为其占空比为50%，利用clkfb下降沿和clk2dll下降沿进行鉴相，从而使得在clk2dll占空比为50%。
【主权项】
1.提高输入时钟占空比免疫力的电路，其特征在于:包括下降沿鉴相器，所述下降沿鉴相器用于比较输入时钟Clk2dll和反馈时钟Clkfb的下降沿，后根据比较结果调节输入时钟接收器，使得输入时钟的占空比为50%。2.—种占空比高的DRAM存储器，其特征在于:包括输入时钟接收器、DLL延迟单元、第一DCC延迟单元、第二 DCC延迟单元、DCC鉴相器、输出时钟生成电路、时钟路径反馈电路、DLL鉴相器以及下降沿鉴相器， 所述输入时钟接收器接收外部时钟vclk，输出输入时钟clk2dll，输入时钟clk2dll依次经过DLL延迟单元输出第一时钟clk_000，第一时钟clk_000经过第一 DCC延迟单元输出第二时钟clk_180，第二时钟clk_180经过第二 DCC延迟单元输出第三时钟clk_360，第一时钟clk_000和第三时钟clk_360经过DCC鉴相器比较后输出输出信号clk_out，输出信号clk_out经过时钟路径反馈电路产生反馈时钟clk_fb，反馈时钟clk_fb和输入时钟clk2dll经过DLL鉴相器比较后产生DLL控制信号控制DLL延迟单元， 所述下降沿鉴相器用于比较输入时钟clk2dll和反馈时钟clkfb的下降沿，后根据比较结果调节输入时钟接收器，使得输入时钟的占空比为50%。
【文档编号】H03L7/085GK205490484SQ201520911876
【公开日】2016年8月17日
【申请日】2015年11月16日
【发明人】亚历山大
【申请人】西安紫光国芯半导体有限公司