专利名称：提供对数据值组不受限的硬件部件访问的方法、系统、同步电路的制作方法
技术领域：
本发明一般地涉及一种用于提供对数据值组的不受限的硬件部件访问的方法、系统和同步电路。更具体地，本发明提供了机顶盒内的基于硬件的同步，以使数据值可在工作于第一频率的时钟寄存器组和工作于第二频率的DCR寄存器组之间进行传送。
背景技术：
机顶盒正在许多家庭中变得越来越普及。具体地说，机顶盒常用于接收电缆和/或卫星电视信号。随着机顶盒的不断普及，机顶盒提供的功能也不断完善。例如，现在许多机顶盒不仅显示日期和时间信息，还随着按下按钮为用户提供观看时间表、每次观看付费选项等。在许多情况下，机顶盒被设计为包含工作于超过一种频率的电路。例如，机顶盒可以包含实时时钟电路和一组工作于一种频率的时钟寄存器，以及工作于另一频率的设备控制寄存器(DCR)接口。这在访问存储在该时钟寄存器组中的数据值被硬件部件(例如，CPU)所需要时会出现问题。具体地说，实时时钟通常每秒钟更新一次。在更新期间，硬件部件无法访问时钟寄存器。因此，需要某种类型的限制，这种限制给硬件部件提供从时钟寄存器组读入数据值的机会。通常，这些限制需要在机顶盒内进行基于软件的同步。例如，一种常见形式的限制是“中断”，中断阻止时钟寄存器被写入，以使硬件部件可以读取存储在其中的数据值。不幸的是，诸如中断之类的限制会浪费宝贵的CPU时间。如上所述，机顶盒能够执行许多功能。浪费CPU时间等待中断将只会降低其它功能的有效性。另一种类型的限制需要时钟逻辑采样“状态位”来确定何时时钟寄存器可以被写入。此类采样降低了机顶盒的效率。
鉴于以上所述，需要有一种用于提供对数据值组的不受限的硬件部件访问的方法、系统和同步电路。在此方面，存在在诸如机顶盒之类的设备内进行基于硬件的同步的需要，以便使数据值可以在工作于一种频率的时钟寄存器组和工作于另一频率的DCR寄存器组之间传送。进一步地，存在诸如CPU之类的硬件部件能够通过访问DCR寄存器组而访问时钟寄存器组中的数据值的需要。
发明内容
总的说来，本发明提供了一种用于提供对数据值组的不受限的硬件部件访问的方法、系统和同步电路。具体地说，本发明提供了机顶盒(STB)内的基于硬件的同步，以使数据值可以在工作于第一频率的DCR寄存器组和工作于第二频率的时钟寄存器组之间传送。在本发明中，当STB被初始化时，激活控制信号，以使初始数据值可被写入DCR寄存器组。一旦被写入，控制信号将被同步电路(硬件)展宽，并与具有第二频率的时钟信号同步。此后，初始数据值从DCR寄存器组被传送(例如，写入)到时钟寄存器。随着时间的推移，由STB内的实时时钟电路更新时钟寄存器组中的初始数据值。在更新发生时，当前数据值组可以被显示在显示器(例如，STB中的LED显示器)上并被传送(例如，写入)到DCR寄存器组。具体地说，同步电路将控制信号与具有第一频率的时钟信号同步，以使当前数据值组可以被传送给DCR寄存器组。然后，硬件部件(例如，CPU)可以通过访问DCR寄存器组读取当前数据值组。这样，硬件部件可以访问当前数据值组而不需要直接访问时钟寄存器，或者不受某种限制(例如，中断、采样等)。
根据本发明的第一方面，提供了一种用于使用基于硬件的同步访问寄存器组中的数据值组的方法。该方法包括(1)提供控制信号以将初始数据值组写入第一组寄存器，其中该第一组寄存器工作于第一频率；(2)利用同步电路处理该控制信号以将初始数据值组传送到第二组寄存器，其中该第二组寄存器工作于第二频率；以及(3)利用所述同步电路处理该控制信号以将当前数据值组从所述第二组寄存器传送到所述第一组寄存器。
根据本发明的第二方面，提供了一种用于提供对寄存器组中的数据值组的硬件部件访问的系统。该系统包括(1)工作于第一频率的第一组寄存器；(2)工作于第二频率的第二组寄存器；以及(3)用于处理控制信号以在所述第一组寄存器和所述第二组寄存器之间传送数据值组的同步电路，其中该同步电路展宽所述控制信号，将该控制信号与具有第二频率的时钟信号同步，且将该控制信号与具有第一频率的时钟信号同步。
根据本发明的第三方面，提供了一种用于处理控制信号以提供对寄存器组中的数据值组的硬件部件访问的同步电路。该同步电路包括(1)展宽该控制信号的工作于第一频率的第一组逻辑；(2)将该控制信号与具有第二频率的时钟信号同步以使初始数据值组可以被从工作于第一频率的第一组寄存器传送到工作于第二频率的第二组寄存器的工作于第二频率的第二组逻辑；以及(3)将该控制信号与具有第一频率的时钟信号同步以使当前数据值组可以被从所述第二组寄存器传送到所述第一组寄存器的工作于第一频率的第三组逻辑，其中在所述第一组寄存器中的该当前数据值组可由硬件部件访问。
因此，本发明提供一种用于提供对数据值组的不受限的硬件部件访问的方法、系统和同步电路。
根据以下的本发明各方面的详细说明并结合附图可以更容易地理解本发明的上述和其它特征，其中图1表示根据本发明的具有同步电路的机顶盒，该同步电路用于将数据值在工作于一个频率的DCR寄存器组和工作于另一频率的时钟寄存器组之间传送。
图2A表示图1的同步电路的第一组逻辑。
图2B表示对应于图2A的第一组逻辑的一组时序图。
图3A表示图1的同步电路的第二组逻辑。
图3B表示对应于图3A的第二组逻辑的一组时序图。
图4A表示图1的同步电路的第三组逻辑。
图4B表示对应于图4A的第三组逻辑的一组时序图。
这些附图仅为示意图，并非旨在说明本发明的具体参数。这些附图仅旨在表示本发明的典型实施例，因此不应被看作限制本发明的范围。在附图中，相同的编号表示相同的部件。
具体实施例方式
如上所述，本发明提供一种用于提供对数据值组的不受限的硬件部件访问的方法、系统和同步电路。具体地说，本发明提供了在诸如机顶盒(STB)之类的设备中的基于硬件的同步，以使数据值可以被在工作于第一频率的DCR寄存器组和工作于第二频率的时钟寄存器组之间传送。在本发明中，当STB被初始化时，激活控制信号，以使初始数据值可被写入DCR寄存器组。一旦被写入，控制信号将被同步电路(硬件)展宽，并与具有第二频率的时钟信号同步。此后，初始数据值被从DCR寄存器组传送(例如，写入)到时钟寄存器。随着时间的推移，由STB内的实时时钟电路更新时钟寄存器组中的初始数据值。在更新发生时，当前数据值组可以显示在显示器(例如，STB中的LED显示器)上并被传送(例如，写入)到DCR寄存器组。具体地说，同步电路将控制信号与具有第一频率的时钟信号同步，以使当前数据值组可以被传送给DCR寄存器组。然后，硬件部件(例如，CPU)可以通过访问DCR寄存器组读取当前数据值组。这样，硬件部件可以访问当前数据值组而不需要直接访问时钟寄存器，或不受某种限制(例如，中断、采样等)。
现在参见图1，根据本发明显示了STB10。如图所示，STB10包括(1)具有DCR寄存器组14的DCR接口16；(2)同步电路18(硬件)；(3)时钟寄存器组20；(4)包括控制逻辑26和时钟计数器28的实时时钟(RTC)逻辑24；(5)显示器硬件32；(6)时钟振荡器22；以及(7)CPU30。应当理解，在STB10中显示的部件以及其体系结构只是为了说明本发明而显示的。在此方面，应当理解，STB10可以包含其它部件和/或不同于图1中显示的体系结构。
图中还显示，STB10工作于两种不同的频率“域”。例如，DCR接口16和CPU30工作在54MHz，而时钟寄存器组20、RTC逻辑24、时钟振荡器22和显示器硬件32工作在27MHz。应当理解，频率54MHz和27MHz只是示例性的，STB10可以以多种不同的频率实现。DCR寄存器组14和时钟寄存器组20通常存储与时间和日期有关的数据值。例如，“H”寄存器存储小时，“M”寄存器存储分钟，“S”寄存器存储秒钟以及“D”寄存器存储天或日期。此类信息不仅用于通过显示器硬件32显示给用户，而且还被CPU30用来执行各种功能。应当理解，用单独的寄存器表示小时、分钟、秒钟和日期只是出于示例的目的。例如，DCR寄存器组14和时钟寄存器组20都可以只包含一个寄存器，该寄存器提供对小时、分钟、秒钟和日期的“集中”存储。在此方面，在此使用的术语“组”旨在指代一个或多个元素(例如，寄存器、数据值，等等)。此外，应当理解，提供对小时、分钟、秒钟和日期的存储不是必需的。例如，可以只为小时、分钟和秒钟提供存储。
在典型实施例中，当STB10初始化或接通STB10的电源时，初始数据值组(例如，时间和日期)被写入DCR寄存器组14。通常，初始数据值组是从外部值源12被提供的。例如，初始数据值组可以通过卫星、键盘等被提供。在任何情况下，一旦可获得初始数据值组，将提供/激活控制信号(例如，“写”信号)，该控制信号将使初始数据值被写入DCR寄存器组14。写入之后，控制信号可由同步电路18进行处理，以使初始数据值组可以被传送(即，写入)到时钟寄存器组20。对控制信号进行处理是必要的，因为初始数据值组必须跨越频率边界被传送。在此方面，同步电路18适于工作于两种频率域内(如虚线所示)。
如以下将进一步详细说明的，同步电路18包括这样的硬件，该硬件包含处理控制信号以便使数据值可以被在DCR寄存器组14和时钟寄存器组20之间传送的三组逻辑。具体地说，当初始数据值组要被传送到时钟寄存器组20时，第一组逻辑将展宽时钟信号。信号一旦被展宽后，第二组逻辑将控制信号与时钟信号同步，该时钟信号的频率为时钟寄存器组20(例如，如图1所示的27MHz，)的频率。以这种方式同步后，初始数据值组将DCR寄存器组14被传送到相应的时钟寄存器组20。
初始数据值组一旦被写入时钟寄存器组20，它们可由RTC逻辑24每秒钟进行更新。在图1所示的示例性实施例中，RTC逻辑24工作在27MHz。这意味着时钟振荡器22每经过2700万次“滴答”，时间过去一秒。因此，时钟寄存器组20中的初始数据值组在时钟振荡器22每经过2700万次“滴答”使用当前数据值组进行更新。图中还示出，存储在时钟寄存器组20中的小时和分钟的数据值(即，初始或当前)被传送给显示器硬件32。这表明小时和分钟将为用户显示在STB10上。但是应当理解，尽管没有说明，秒钟和日期也可以被显示。
如上所述，为CPU30提供对当前数据值组的访问是有利的。在以前的设计中，CPU30直接访问时钟寄存器组20。但是，因为时钟寄存器组当正在被RTC逻辑24写入时无法被访问，直接由CPU30访问通常需要诸如中断等限制。不幸的是，等待中断会浪费宝贵的CPU时间。在本发明中，当前数据值组被传送(例如，写入)到DCR寄存器组14，CPU30将通过DCR接口16对当前数据值组进行访问。但是，在以这种方式传送当前数据值组的过程中，必须再次跨越频率边界。因此，需要进一步处理控制信号。在此方面，同步电路18将控制信号与时钟信号同步，该时钟信号的频率为DCR寄存器组14工作的频率(例如，54MHz)。一旦被与该时钟信号同步，当前数据值组将被传送给DCR寄存器组14。一旦写入DCR寄存器组14，CPU30可以不受限制地读取当前数据值组。即CPU30不必等待中断。应当理解，CPU30只是可以访问DCR寄存器组14的硬件部件的一个实例。因此，应当理解其它硬件部件也可以以与CPU30相同的方式读取当前数据值组。
可以看出，通过利用所述的同步电路18处理控制信号，不仅数据值可以在工作于不同频率的两组寄存器之间被传送，而且诸如CPU30之类的硬件部件也可以不受限制地或不需直接访问时钟寄存器组20来读取当前数据值组。此类基于硬件的同步避免了基于软件的同步下通常必需的限制(例如，中断、采样等等)。
图2A-B、3A-B和4A-B表示同步电路18的三组逻辑以及相应的时序图。先参见图2A-B，将说明第一组逻辑50。如上所述，第一组逻辑50工作于DCR寄存器组14的频率域，如54MHz时钟信号68A所示。当STB10被初始化时，锁存器54将接收控制信号68B并输出信号68C到锁存器56和或门58。然后锁存器56将输出信号68D到锁存器60和或门58。当接收到信号68C和68D时，或门58将输出一个信号，该信号与来自锁存器60的信号68E一起被或门62接收。然后或门62将输出信号68F到锁存器64，锁存器64将输出展宽的控制信号68G。
一旦控制信号被展宽，控制信号将由同步电路18内的第二组逻辑与频率为时钟寄存器组20的频率(例如，27MHz)的时钟信号同步。现在参见图3A-B，更加详细地显示了第二组逻辑70。第二组逻辑70工作于时钟寄存器组20的频率域(例如，27MHz)。如图所示，27MHz的时钟信号84A的脉冲宽度是54MHz的时钟的两倍。锁存器72将接收来自第一组逻辑50的展宽的控制信号68G并输出信号84B到锁存器74。当接收到信号84B时，锁存器74将输出信号84C到与门80和锁存器76。反相器78将使锁存器76的输出反相以提供信号84D，信号84D由与门80接收。当接收到信号84C和84D时，与门80将输出信号84E到或门82，或门82可能还从RTC逻辑24接收信号。具体地说，情况可能是在从RTC逻辑24接收数据值的同时正通过同步电路18向时钟寄存器组20写入数据值。在典型的实施例中，或门82被编程为“服从”正通过同步电路18被写入的值(即，从与门80接收的信号84E)。在任何情况下，或门82将输出信号84F，信号84F与时钟信号84A进行同步。具体地说，如图所示，信号84F中的脉冲的第二(左)边沿与时钟信号84A中的脉冲的第二(左)边沿对齐。
一旦控制信号被展宽并与时钟信号84A同步，初始数据值组可从DCR寄存器组14被传送到时钟寄存器组20。随着时间的推移，时钟寄存器组20将以当前数据值组进行更新，该当前数据值组从时钟寄存器组20被传送到DCR寄存器组14。由于当前数据值组必须跨越频率边界被传送，同步电路18内的第三组逻辑必须将控制信号与时钟信号68A同步。
参见图4A-B，显示了第三组逻辑90。如图所示，锁存器92将接收控制信号84F，控制信号84F与27MHz的时钟信号84A(图3B)同步，并且锁存器92输出信号104A到锁存器94。当接收到信号104A时，锁存器94将输出信号104B到锁存器96以及与门100。锁存器96将接收信号104B并输出信号到反相器98，反相器98将输出信号104C到与门100。当接收到信号104B和104C时，与门100将输出信号104D到锁存器102。锁存器102将输出信号104E，信号104E与54MHz的时钟信号68A同步(即，脉冲的“第二”或“左”边沿对齐)。一旦控制信号与时钟信号68A同步，当前数据值组可从时钟寄存器组20被传送到DCR寄存器组14，CPU30或某些其它硬件部件可以在DCR寄存器组14中访问(即，读取)当前数据值组。
以上提供的对本发明优选实施例的说明只是出于示例和说明的目的而给出的。其并非旨在穷举本发明或将本发明限制为已公开的确确形式，很明显地，存在许多可能的修改和变形。此类对于本领域的技术人员可能很明显的修改和变形将要包括在由所附的权利要求书定义的本发明的范围之内。例如，应当理解，在DCR寄存器组14和时钟寄存器组20之间传送数据值的过程中，同步电路18可以提供和处理多于一个控制信号。例如，第一控制信号可被处理以将初始数据值组传送给时钟寄存器组20，而第二控制信号可被处理以将当前数据值组传送给DCR寄存器组14。而且，尽管当前数据值组通常不同于初始数据值组，但也并非一定如此。例如，如果STB正处于停机(hang)状态，这两组数据值可以是完全相同的。
权利要求
1.一种用于利用基于硬件的同步访问寄存器组中的数据值组的方法，所述方法包括提供控制信号以将初始数据值组写入第一组寄存器，其中该第一组寄存器工作于第一频率；利用同步电路处理控制信号以将初始数据值组传送到第二组寄存器，其中该第二组寄存器工作于第二频率；以及利用同步电路处理控制信号以将当前数据值组从第二组寄存器传送到第一组寄存器。
2.按照权利要求1所述的方法，其特征在于，进一步包括利用硬件部件从第一组寄存器访问当前数据值组。
3.按照权利要求1所述的方法，其特征在于利用同步电路处理控制信号以将初始数据值组传送到第二组寄存器的步骤包括展宽控制信号；以及将该控制信号与具有第二频率的时钟信号同步。
4.按照权利要求3所述的方法，其特征在于，利用同步电路处理控制信号以将当前数据值组从第二组寄存器传送到第一组寄存器的步骤包括将该控制信号与具有第一频率的时钟信号同步。
5.按照权利要求1所述的方法，其特征在于该第一频率与该第二频率不同。
6.按照权利要求1所述的方法，其特征在于该初始数据值组与该当前数据值组不同。
7.按照权利要求1所述的方法，其特征在于该初始数据值组与该当前数据值组相同。
8.按照权利要求1所述的方法，其特征在于进一步包括将该当前数据值组从该第二组寄存器输出到显示器。
9.按照权利要求1所述的方法，其特征在于该第一组寄存器为设备控制寄存器组，并且该第二组寄存器为时钟寄存器组。
10.一种用于提供对寄存器组中的数据值组的硬件部件访问的系统，所述系统包括工作于第一频率的第一组寄存器；工作于第二频率的第二组寄存器；以及用于处理控制信号以将数据值组在该第一组寄存器和该第二组寄存器之间传送的同步电路，其中该同步电路展宽该控制信号，将该控制信号与具有该第二频率的时钟信号同步，并且将该控制信号与具有该第一频率的时钟信号同步。
11.按照权利要求10所述的系统，其特征在于，进一步包括用于访问该第一组寄存器中的该当前值组的硬件部件。
12.按照权利要求11所述的系统，其特征在于该硬件部件为中央处理单元。
13.按照权利要求10所述的系统，其特征在于该第一频率与该第二频率不同。
14.按照权利要求10所述的系统，其特征在于，该同步电路包括工作于该第一频率并展宽该控制信号的第一组逻辑；工作于该第二频率并将该控制信号与具有该第二频率的时钟信号同步以便可以将初始数据值组从该第一组寄存器传送到该第二组寄存器的第二组逻辑；以及工作于该第一频率并将该控制信号与具有该第一频率的时钟信号同步以便可以将当前数据值组从该第二组寄存器传送到该第一组寄存器的第三组逻辑。
15.一种用于处理控制信号以提供对寄存器组中的数据值组的硬件部件访问的同步电路，所述同步电路包括工作于第一频率并展宽该控制信号的第一组逻辑；工作于第二频率并将该控制信号与具有该第二频率的时钟信号同步以便可以将初始数据值组从工作于该第一频率的第一组寄存器传送到工作于该第二频率的第二组寄存器的第二组逻辑；以及工作于该第一频率并将该控制信号与具有该第一频率的时钟信号同步以便可以将当前数据值组从该第二组寄存器传送到该第一组寄存器的第三组逻辑，其中该第一组寄存器中的该当前值组可由硬件部件访问。
16.按照权利要求15所述的同步电路，其特征在于，该第一组逻辑包括用于接收该控制信号的第一锁存器；用于接收该第一锁存器的输出的第二锁存器；用于接收该第一锁存器的输出和该第二锁存器的输出的第一或门；用于接收该第二锁存器的输出的第三锁存器；用于接收该第一或门的输出和该第三锁存器的输出的第二或门；以及用于接收该第二或门的输出的第四锁存器。
17.按照权利要求15所述的同步电路，其特征在于，该第二组逻辑包括用于从该第一组逻辑接收展宽的控制信号的第一锁存器；用于接收该第一锁存器的输出的第二锁存器；用于接收该第二锁存器的输出的第三锁存器；用于使该第三锁存器的输出反相的反相器；用于接收该第二锁存器的输出和该反相器的输出的与门；以及用于接收该与门的输出和时钟的输出的或门。
18.按照权利要求15所述的同步电路，其特征在于，该第三组逻辑包括用于接收与该第二频率同步的该控制信号的第一锁存器；用于接收该第一锁存器的输出的第二锁存器；用于接收该第二锁存器的输出的第三锁存器；用于使该第三锁存器的输出反相的反相器；用于接收该第二锁存器的输出和该反相器的输出的与门；以及用于接收该与门的输出的第四锁存器。
19.按照权利要求15所述的同步电路，其特征在于该第一频率与该第二频率不同。
20.按照权利要求15所述的同步电路，其特征在于该硬件部件为中央处理单元。
全文摘要
本发明提供了在诸如机顶盒之类的设备内的基于硬件的同步，以便数据值组可以在工作于第一频率的DCR寄存器组和工作于第二频率的时钟寄存器组之间被传送。具体地说，为将初始数据值组从DCR寄存器组传送到时钟寄存器组，将展宽控制信号，然后将其与具有第二频率的时钟信号同步。为将当前数据值组从时钟寄存器组传送到DCR寄存器组，将控制信号与具有第一频率的时钟信号同步。通过将当前数据值组传送到第一组寄存器，硬件部件(例如，CPU)可以不受限制地访问当前数据值组。
文档编号H04L7/02GK1536882SQ200410033709
公开日2004年10月13日 申请日期2004年4月8日 优先权日2003年4月10日
发明者E·E·雷特尔, J·M·苏顿, E E 雷特尔, 苏顿 申请人:国际商业机器公司