专利名称：一种针对Mpeg－4编解码的低功耗SRAM帧缓冲结构的制作方法
技术领域：
本实用新型涉及一种针对Mpeg-4编解码的低功耗SRAM帧缓冲结构。
技术背景目前当系统芯片中处理器或者数字信号处理器进行mpeg-4编解码时，由于需要在帧缓冲结构中存储当前帧和参考帧，当进行运动估计计算时，会消耗大量的功耗。图1、图2描述了现有的帧缓冲结构。其中使用SRAM(静态随机访问存储器)作为帧(图像)的物理载体，存放一帧或多帧处理或显示的图像数据，由于现有的帧缓冲只用了一块或一组静态随机访问存储器SRAM，即对SRAM的访问任意一个时刻只有一个，因此在mpeg-4编解码中如果对当前帧和参考帧同时处理，现有结构必须等待一个访问结束后处理另外一个访问。在此等待的过程中存在功耗，而现有的手持设备的电池容量有限，因此，不必要的功耗浪费是电池能源消耗较快的一个因素。
实用新型内容本实用新型的目的是针对现有技术的不足，提供一种结构简单、可降低功耗、节省能源的针对Mpeg-4编解码的低功耗SRAM帧缓冲结构。
为了解决上述技术问题，本实用新型所采取的技术方案是一种针对Mpeg-4编解码的低功耗SRAM帧缓冲结构，包括SRAM，还包括帧缓冲控制器，所述帧缓冲控制器由总线接口、SRAM控制逻辑、寄存器堆以及功耗控制部件构成，所述功耗控制部件用于将SRAM在工作闲时，置于低功耗状态。
所述SRAM通过读使能数据线、写使能数据线、片选线、就绪线、写数据线、读数据线与帧缓冲控制器进行数据交互。
在上述技术方案中，本实用新型通过功耗控制部件，可以检测SRAM的空闲状态，从而在其空闲时将其置于低功耗状态，从而大大降低系统芯片满负荷运行时的功耗。相对现有技术，本实用新型具有结构简单、节省能源、延长电池使用寿命的特点。
附图1为现有技术中针对Mpeg-4编解码的SRAM帧缓冲结构原理方框图；附图2为图1中帧缓冲控制器的结构原理方框图；附图3为本实用新型的针对Mpeg-4编解码的低功耗SRAM帧缓冲结构原理方框图；附图4为本实用新型的一种具体实施例的三步搜索算法的方法示意图。
具体实施方式
下面将结合说明书附图及具体实施例对本实用新型作进一步详细说明。
参考图3，本实施例提供一种针对Mpeg-4编解码的低功耗SRAM帧缓冲结构，包括SRAM缓冲器和帧缓冲控制器，所述帧缓冲控制器由总线接口、SRAM控制逻辑、寄存器堆以及功耗控制部件构成，所述功耗控制部件用于将SRAM在工作闲时，置于低功耗状态。
所述SRAM通过读使能数据线、写使能数据线、片选线、就绪线、写数据线、读数据线与帧缓冲控制器进行数据交互。
本实施例的工作原理是参考图4，当采用一种特定的运动估计搜索算法例如图4所示的三步搜索算法时，对帧缓冲访问的次数是可以预知的，在2次访问之间功耗控制部件将自动把帧缓冲控制器转为低功耗模式以减少系统芯片整体的功耗。
权利要求1.一种针对Mpeg-4编解码的低功耗SRAM帧缓冲结构，包括SRAM，其特征在于还包括帧缓冲控制器，所述帧缓冲控制器由总线接口、SRAM控制逻辑、寄存器堆以及功耗控制部件构成，所述功耗控制部件用于将SRAM在工作闲时，置于低功耗状态。
2.如权利要求1所述针对Mpeg-4编解码的低功耗SRAM帧缓冲结构，其特征在于所述SRAM通过读使能数据线、写使能数据线、片选线、就绪线、写数据线、读数据线与帧缓冲控制器进行数据交互。
专利摘要本实用新型公开了一种针对Mpeg－4编解码的低功耗SRAM帧缓冲结构，包括SRAM，还包括帧缓冲控制器，所述帧缓冲控制器由总线接口、SRAM控制逻辑、寄存器堆以及功耗控制部件构成，所述功耗控制部件用于将SRAM在工作闲时，置于低功耗状态。相对现有技术，本实用新型具有结构简单、节省能源、延长电池使用寿命的特点。
文档编号H04N5/00GK2775975SQ200420122268
公开日2006年4月26日 申请日期2004年12月31日 优先权日2004年12月31日
发明者白锋 申请人:北京中星微电子有限公司