专利名称：用于串行数据链接编码视频数据的通讯的并行接口总线的制作方法
技术领域：
本发明的实施例一般涉及总线结构以及视频和音频信号的通讯方法，尤其涉及上述用途的并行和串行总线。
背景技术：
高质量声音-图像信号从多媒体信源到多媒体信宿的可靠发送一直是一项艰苦的工作，因为提供清晰的视频图像和音频声音需要高速率发送大量数据。此类信源的例子包括DVD播放机、机顶盒、声音/视频(A/V)接收机，信宿的例子包括高清晰度(HD)电视(或数字电视DTV)以及计算机监视器和/或显示器。模拟接口，诸如复合、超级视频(S-Video)以及分图视频接口，传统地用于发送声音-图像信号。但是这些模拟接口的使用，以及用于产生模拟信号的数-模转换，造成信号质量下降。当压缩音频和视频信号时，信号质量下降进一步加剧。
克服传统发送技术缺点的一种方法是高清晰度多媒体接口(HDMI)的开发，它指定了一种通过串行HDMI链接发送未压缩、高质量数字化音频和视频信号的协议。高清晰度多媒体接口规范1.0版于2002年12月9日出版，www.hdmi.org提供。还有HDMI规范1.1、1.2、1.2a、1.3和1.3a版。此外，HDMI提供了HDMI发送器(即设置在“HDMI信源”内的发送器，例如电视机机顶盒、DVD播放机等)和HSMI接收器(即设置在“HDMI信宿”内的接收器，例如计算机监视器，高清晰度电视以及其他高清晰度视频显示器)间的高速、高质量串行链接。另一个视频标准是1999年4月2日的数字视频接口(DVI)修订本1.0标准，www.ddwg.org的数字显示器工作集团提供。联合显示器接口(UDI)是又一个接口标准，www.udiwg.org的UDI工作集团提供。HDMI的设计目的是，它的信号可以随DVI发送器发送。
最小化传输差分信号(TMDS)用10比特表示8比特并在相对时间的信号中的数字0s和1s间保持平衡，以获得持续不变的平均DC水平。TMDS包括两个阶段。在第一阶段，每个比特是相对前一比特改变的XOR或XNOR，其中第一比特没有被改变。编码器通过确定哪个将导致与指出使用了哪一个的第9比特的最小转换，在XOR和XNOR之间进行选择。在第二阶段，第一8比特随意地转化，甚至超出了0和1的平衡，并获得了持续不变的平均DC水平。第10比特指出了转化是否发生。TMDS的全面论述由1999年4月2日DVI修订本1.0文件第3章提供。DVI和HDMI每个都是一种基于TMDS的发信号协议。
DVO(数字视频输出)和SDVO(串行数字视频输出)是众所周知的视频连接器接口，由英特尔公司开发用于和母板连接。
提出了不同的低插脚计数装置，其中窄的，高速的接口被用来在半导体芯片(亦称小片)间进行广泛的信号组的通讯。
HDMI发送器典型地包括功能块，用于将表示音频和视频信号的数据格式化为HDMI适用的信号，以及用于串行化那些信号。当HDMI发送器是功能性的时候，用于在那些功能块之间传递数据的它们内部常规结构链接和处理，在保持HDMI适用数据向外传递到发送器时，不容易促进那些功能块的物理分离。
发明内容
在一些实施例中，装置包括总线、并行信源，以及并行信宿。并行信源用于向总线提供包括视频信号的信号并行组，其中总线具有多个分支，少于用于表示像素的多个信号，因此像素被多于一个的并行组所表示。并行信宿用于从总线接收信号并行组，其中并行信宿包括用于将信号组的至少一部分分离成多信道的信号提取器，以及用于对已分离信号进行编码和串行化的编码器和串行器电路。
在一些实施例中，装置是系统视频和音频信源装置，通过电缆中的串行链接耦合到系统视频和音频信宿。
在一些实施例中，设备包括配置用于接收并行编码信号子集的并行输入接口。该设备还包括配置用于从并行编码信号子集中提取比特组以形成提取组的信号提取器；以及多个串行器，其中每一个被配置用来至少串行所述提取组之一以形成串行组，其中串行组通过串行链接发送。
在一些实施例中，用于重新生成在一个或多个串行链接上发送的编码信号的转发器包括一个或多个进入的串行数据链接，以及一个或多个配置用于从一个或多个进入的串行数据链接编码信号的并行信源。该转发器进一步配置用于生成并行编码信号；一个或多个并行信宿配置用于从所述并行的基于TMDS的信号中提取比特组。它进一步配置为串行所述比特组用于在所述一个或多个串行信宿上发送；一个或多个并行总线用于将所述并行编码信号从所述一个或多个并行信源运载到所述一个或多个并行信宿。
这些和其他实施例的附加特征被描述和要求权利。
本发明的实施例结合附图在下面的详细描述中将更为充分。
图1是根据本发明的一些实施例，表示未压缩的数字化视频和数字化音频的数据通过并行通讯链接进行通讯的功能性方框示意图。
图2是根据本发明的一些实施例，包括并行数字视频接口信源、并行总线，以及并行数字视频接口信宿的多媒体信源的方框示意图。
图3是根据本发明的一些实施例，示出适用于实施图2的总线发送器的并行HDMI总线发送器的方框示意图。
图4根据本发明的一些实施例，示出了描绘在并行HDMI总线上传输并行HDMI数据信号和并行HDMI控制信号子集的时间的定时图。
图5是根据本发明的一些实施例，示出了并行HDMI总线接收器和发送器的方框图。
图6是根据本发明的一些实施例，示出了另一个并行HDMI总线发送器的方框图。
图7是根据本发明的一些实施例，示出了配置用于在一个或多个串行数据链接上重新生成基于TMDS的信号的基于TMDS的转发器的方框图。
图8是根据本发明的一些实施例，示出了一个系统的方框图。
在附图的几个视图中，使用类似的参考号码表示相应的部分。注意，大部分参考号码包括一个或两个最左边的数字用来一般地表示首次引入该参考号码的图。
具体实施例方式
图1是根据本发明的一些实施例，示出了至少运载用于在串行数据链接上发送的编码视频的并行信号的通讯的功能性方框图100。在一些实施例中，并行信号表示未压缩的、数字化的高清晰度(HD)视频和数字化多声道音频(MC)信号以及转换并行通讯链接，如图1所示。特别地，该图描绘了HD/MC总线发送器(Tx)102，配置用于将高清晰度视频和/或多声道音频数据信号(HD/MC)改变成一种适合通过并行HD/MC总线130传输到HD/MC总线接收器(Rx)104的格式。HD/MC总线Tx102运行，将一“m”比特宽度的并行数据信号分隔，其中每一个表示了一m比特词中的一个比特。该m比特词可以包括表示像素或数字化音频的范例的比特。HD/MC总线Tx102接收m比特宽度并行数据信号，并随后将那个m比特词分隔成一套升序比特(D1)110以及一套降序比特(D0)112，共同称为数据比特。在一些实施例中，HD/MC总线Tx102可以接收控制信号，包括控制比特(C)114，用来促进HD/MC数据信号-至少部分地-通过位于HD/MC总线Rx104下游的串行通讯链接(未示出)传输。正如在此所使用，根据高级电视系统委员会(ATSC)，术语“高清晰度”在一些实施例中可以描述任何具有等同于720p或1080i/p或更高分辨率的电视视频。然而，本发明的一些实施例被用于和非HD信号的视频信号及非MC音频信号的音频信号相关。
在HD/MC信号的发送过程中，HD/MC总线Tx102在一个时钟信号的一个或多个时钟周期内将控制比特114驱动至并行HD/MC总线130上。在一些实施例中，HD/MC总线Tx102可以在时钟150的一个或多个边缘的一个或多个时钟周期152内，将每个升序比特110、降序比特112，以及控制比特(C)114驱动至HD/MC总线130上。在范例中显示，HD/MC总线Tx102可以在第一时钟边缘154内将升序比特110驱动至并行HD/MC总线130上，并可以随后在第二时钟边缘156驱动降序比特112。当并行HD/MC总线130可以被配置为具有任何比特宽度，它可以被描述为具有比特宽度“n”(即它是“n”比特宽的)，其中n小于m。依次地，HD/MC总线Rx104接收分别传达控制比特114和数据比特110和112的控制和数据信号。通常，HD/MC总线Rx104还可以对数据比特110和112的传递重新计时，以便使它们能够和时钟周期一致，就如它们再次恢复到m比特的预发送比特宽度。注意，降序比特112和升序比特110，和控制比特114一样，可以在一个或多个时钟的任何时钟边缘以任何次序发送。因此，先于在串行通讯或数据链接上发送，控制比特114可以在HD/MC总线Tx102和HD/MC总线Rx104间，在与降序比特112和升序比特110相同的物理通道上传输。同样地，并行HD/MC总线130有利地减少了HD/MC总线Tx102和HD/MC总线Rx104之间的内部连接的数量(例如，将内部连接数量减少到n，而不是需要m个内部连接)。这样的减少保存了资源，例如底板的数量(即，通过减小小片尺寸)，否则将被消耗用于提供给内部连接，例如使用m个线连接衬垫。
图8示出了可以用于和本发明的一些实施例连接的系统。图8包括一些元件和包括在图2、3、5、6中的参照号，并示出了这些元件的一个可能的排列。然而，在其他实施例中，元件存在于和图8不同的系统中。参见图8，系统数字视频和音频信源装置810在串行通讯链接270(或570)上向系统视频和音频信宿装置820提供颜色分离的串行化的信号。链接270位于可能有几米长的电缆818中。作为举例，信源装置810可能包括DVD播放机、机顶盒、计算机，或其他根据HDMI标准或一些其他格式提供信号的装置。作为举例，信宿装置820可能包括显示器和音频装置，诸如HDTV或计算机接口芯片。
信源810包括视频处理芯片812(例如，MPEG芯片或图形芯片)。在一些实施例中，芯片812也处理音频信号，在其他实施例中，不这样。视频处理芯片812包括视频处理电路814，它向信号格式化电路210(或310或610)提供视频信号。信号格式化电路210向总线发送器220(或300或600)提供视频、音频和控制信号，随后在总线230(或350)的更少数量的并行点到点导线上将它们提供给总线接收器240(或500)。总线接收器240被包括在物理层(PHY)芯片260内，260串行化收到的并行信号并将它们按链接270上所用格式放置。
视频处理芯片812适合于仅在很短的导线(而不是很长的诸如818电缆)上向同一装置中其他芯片提供信号。另一方面，PHY芯片260适合于在电缆818中的链接270上发送芯片。视频、音频和控制信号在总线230上以并行格式被提供，如结合其他图所作的描述。因此，信号格式化器210和总线发送器220位于并行视频和音频信源208中。作为一个例子，来自发送器220的信号是TMDS信号，因此并行视频和音频信源208就是指并行TMDS信源(P/TMDS信源)，而PHY芯片260(为并行视频和音频信宿)就是指并行TMDS信宿(P/TMDS信宿)。然而，在其他实施例中，并行信源208和并行信宿260不包含TMDS信号。在这些其他实施例中，信号可能类似TMDS信号但不正好是TMDS信号，如跟随8b10b编码获得DC平衡。
如图8所示，时钟信号通过链接270和电缆818被提供到信宿装置820。在其他实施例中，时钟信号通过数据恢复，因此时钟信号不通过链接270提供到信宿820。
图2示出了根据本发明的一个实施例，实施并行HD/MC总线的信源或发送器，其中HD/MC总线被配置为在信号格式化器和串行器之间进行并行高清晰度/多信道(HD/MC)信号通讯。在此例中，根据本发明的一个实施例，基于TMDS的信源200实施图1的并行HD/MC总线，在信号格式化器210和串行器250之间进行至少并行HD/MC数据信号的通讯。信号格式化器210配置用于将音频信号202以及视频信号204从公知的音频和视频格式类型格式化为可用于通过串行通讯链接270进行HD/MC数据通讯的特殊格式。这种格式的一个例子基于上面所讨论的TMDS。串行器250配置用于串行化并行数据信号和并行控制信号，来以信号格式化器210特定的格式通过串行通讯链接270重新发送。在一些实施例中，总线Tx220和总线Rx240分别和HD/MC总线Tx102和HD/MC总线Rx104共享类似的功能性。链接270可能包括不同的四对三个信道用于具有控制信号的视频和音频，一个信道用于时钟信号(如果时钟在芯片间发送)。
在本发明的一个特定实施例中，并行HD/MC总线230被布置在基于TMDS的信源200内部，200具有输出262用于根据基于TMDS的发信号协议将数据发送到串行数据链接270上。基于TMDS的信源200也包括并行TMDS信源(P/TMDS信源)208以及并行TMDS信宿(P/TMDS信宿)260。在一些实施例中，并行TMDS信源208可以是包括信号格式化器210、总线Tx220和输出端口(O/P)221(也指并行TMDS输出端口)的装置，其中端口用于将并行TMDS数据信号发送到并行HD/MC总线230。并行TMDS信宿260可以是包括总线Rx240、串行器250，以及输入端口(I/P)231(也指并行TMDS输入端口)的另一个装置，其中端口用于接收来自并行HD/MC总线230的数据信号。依靠所使用的技术名词，端口221可以被视为单一端口或端口组(总线中每条分支对应一个)。端口231类似。在一些实施例中，术语“并行TMDS信号”或其变化，指包括例如，在为发送到串行数据链接270而(例如被串行器250)串行化时，编码符合基于TMDS发信号协议的数据(诸如视频和/或音频数据)的任何信号。因此，“基于TMDS的并行数据信号”和“基于TMDS的并行控制信号”是分别含有数据比特和控制比特的并行信号，编码符合基于TMDS发信号协议(例如，当被串行化并通过兼容TMDS的串行链接发送时)。同样注意，并行HD/MC总线230可以被用来实施“基于TMDS的并行总线”。在不同实施例中，并行TMDS信源208、并行HD/MC总线230以及并行TMDS信宿260可以组成以下任一的全部或部分用于按照DVI规范发送数据信号的数字视频接口(DVI)信源；用于按照UDI特别利益集团持有的UDI规范的推荐发送数据信号的联合显示器接口(UDI)信源；用于如加利福亚州桑尼维尔市Silicon图像有限公司定义发送的内部TMDS信源(iTMDS)；以及其它任何类似的发信号协议类型。
在一些实施例中，基于TMDS的信源200组成高清晰度多媒体接口(HDMI)信源(或发送器)，用于在串行数据链接270上发送兼容HDMI的数据信号。因此，信号格式化器210和串行器250分别在并行TMDS信源208中实施HDMI格式化器，以及在并行TMDS信宿260中实施转换最小化差分信号(TMDS)发送器。因此，信号格式化器210运行，在一个HDMI数据周期中产生“m”个并行HDMI数据信号，在一个HDMI控制周期中产生并行HDMI控制信号。例如，信号格式化器210可以产生24个并行HDMI数据信号，其中每个时钟周期含有24个数据比特，以及产生至少4个并行HDMI控制信号，其中每个时钟周期含有4个比特的控制比特。有利地，并行HD/MC总线230减少了内部连接的数量，否则将24个并行HDMI数据信号发送到TMDS发送器是需要的。总线230包括“n”个内部连接导线的分支来运载这“n”个信号。在范例中，n可以是12而m可以是24。分支可以在发单端信号时包括一根导线，在发差分信号时包括两根导线。
此外，并行HD/MC总线230使得信号格式化器210能在与串行器250不同的底板上形成，因此可以以分开的制造过程生产。传统地，信号格式化器210和串行器250在相对复杂的混合信号制造过程中形成。这种混合信号过程更加复杂，因为既需要数字集成电路(IC)制作过程来构建信号格式化器210，又需要模拟集成电路制作过程来构建串行器250。因此通过实施并行HD/MC总线230，信号格式化器210和串行器250可以以更合适的制作过程分开制造，因此简化了制造并增强了各自的可靠性。此外，当信号格式化器210和串行器250封装在不同的电子装置包时，并行HD/MC总线230可以减少插脚伸出(即输入和/或输出插脚的总数)，否则需要在两者之间机械内部连接。注意，术语“插脚”用来表示与芯片(亦称小片)的连接，不考虑其结构。不必要一种伸长结构来适配插槽。例如，插脚可以是焊接垫片或连接其上的东西。
图3是根据本发明的一些实施例，示出了适于实施图2的总线发送器200的并行HDMI总线发送器300的框图。其他实施例有不同的详情。并行HDMI总线发送器300包括信号分隔器320以及用于控制并行HDMI信号分隔和发送的控制器330。信号分隔器320运行，将m比特宽的一组并行HDMI数据信号分隔为并行HDMI数据信号的两个或多个子集，其中每一个具有n(或更少)的比特宽度。例如，如果一套并行HDMI数据信号包括24比特来表示一个像素，那么并行HDMI数据信号的子集可以包括12比特(即，两个12比特的子集含有一个24比特像素的像素数据)。在一些实施例中，总线发送器300可能被看做发送HMDI信号的DVI发送器，因为格式化器310将信号做成HDMI格式，发送器300将它们发送。
在一些实施例中，信号分隔器320包括时钟边缘同步装置(Clk边缘同步)324，用来将每个n比特子集的发送与上升时钟边缘或下降时钟边缘同步。信号分隔器320同样包括信号路由器(SR)322，依照控制器330运行，将并行HDMI数据信号子集或并行HDMI控制信号路由到并行HDMI总线。注意，至少在一些实施例中，时钟边缘同步装置324可以实施两种数据速率转变，用于将数据发送从每时钟周期1比特转变为2比特。在不同的实施例中，时钟边缘同步装置324可以被配置来发送每时钟周期单比特，或它可以发送比特的多子集，用于多数据周期上的像素数据来进一步减少总线宽度，从而减少插脚伸出用于含有并行HDMI总线发送器300的集成电路包。例如，并行HDMI数据信号可以包括每时钟周期或时钟边缘6个比特(即，一个24比特像素的像素数据的6比特的4个子集)。如另一个范例，并行HDMI数据信号可以包括每时钟周期或时钟边缘12比特(即，一个48比特像素的像素数据的12比特的4个子集)。通常，任何数量的比特可以表示像素数据，它的一部分可以被分配到任何数量的子集。每个子集可以具有像素数据的每个部分的相同或不同的比特数量，那些子集在每个时钟周期的一个边缘或两个边缘上计时。
在范例中显示，信号格式化器是HDMI协议格式化器310(或HDMI格式化器)，配置来接收公知音频-视频格式类型的音频信号360和视频信号362。HDMI协议格式化器310随后格式化音频信号360和视频信号362使它们在通过兼容HDMI的链接串行发送时符合HDMI要求。也就是，HDMI协议格式化器310产生并行HDMI数据信号以及并行HDMI控制信号，信号在被编码和被TMDS发送器串行化时符合例如高清晰度多媒体接口规范1.1版。HDMI规范由HDMI许可LLC持有。TMDS是加利福亚州桑尼维尔市Silicon图像有限公司的注册商标。然而，术语TMDS在这里不是用作商标，而是用作如背景技术部分所描述的那样。在一些实施例中，HDMI协议格式化器310生成下列控制信号垂直同步(VS)312、水平同步(HS)314，以及控制比特三和二(CNTL[3:2])316。有利地，HDMI协议格式化器310不需要生成或向总线发送器300传递控制比特1和0(CNTL[1:0])，总线发送器300可以依次先执行控制比特1和0(CNTL[1:0])的通讯。通过忽略控制比特1和0(CNTL[1:0])，并行总线带宽和处理时间可以保存。
HDMI协议格式化器310同样产生两个附加信号，如显示允许(DE)356和时钟(Clk)358所示，在一些实施例中，可以指像素时钟。它同样生成并行HDMI数据信号(D[m:00])318，包含生成用于表示m比特视频、音频和/或辅助数据的数据比特。辅助数据在一些实施例中可以指描述活动音频或视频流的任何数据，包括HDMI信源的特性。也就是，HDMI辅助信号可以包括音频信号。并行HDMI总线发送器300配置用来将显示允许356和时钟358转达给控制器330。而且，并行HDMI总线发送器300配置用来将并行HDMI数据信号318以及并行HDMI控制信号312、314和316传达给信号分隔器320。显示允许356和时钟358信号传播给控制器330，控制信号路由器322的运行。注意，在可替代的实施例中，HDMI协议格式化器310可以被以下一个或多个代替DVI协议格式化器、UDI协议格式化器、iTMDS协议格式化器，或其他任何基于TMDS协议格式化器。
继续图3所示的范例，控制器330配置来管理信号路由器322的运行，在控制期将并行HDMI控制信号312、314和316施加到并行HDMI输出端口(P[n:00])345，以及在HDMI数据期将并行HDMI数据信号318的子集施加到那些同样的输出端口。有利地，控制信号垂直同步312、水平同步314，以及控制比特三和二316可以通过和并行HDMI数据信号一样的物理通道发送。在其他事情中，这至少减少了用来封装并行HDMI总线发送器和并行HDMI总线接收器的外壳的插脚伸出。作为一个范例，在一些实施例中，端口345是DVO端口，但是在其他实施例中，不是这种情况。
注意，HDMI数据期在一些实施例中指视频数据期或数据岛期。在视频数据期，并行HDMI数据信号包括像素数据，在数据岛期并行HDMI数据信号包括音频和辅助数据。在特定实施例中，控制器330配置来响应显示允许信号356的状态控制信号路由器322。当显示允许信号356在第一状态，控制信号选通(gate)到并行HDMI总线350，当信号在第二状态，数据信号选通到总线。在一些实施例中Clk和DE信号被认为是HDMI并行总线350的一部分。
控制器330同样被配置管理时钟边缘同步器324的运行。在信号分隔器320将并行HDMI数据信号318分隔为比特子集后，时钟边缘同步器324将每个子集同步到时钟358的时钟边缘。在一些实施例中，时钟边缘同步器324可以通过在不同时间向信号路由器322时钟输出每个子集来执行分隔。或者，在其他实施例中，信号路由器322通过选择性地将子集路由到并行HDMI总线350来执行分隔。不管，考虑到在信号分隔器320将并行HDMI数据比特的一组24比特分隔成两个12比特子集后，随后时钟边缘同步器324将第一12比特子集和第一时钟边缘同步以及第二12比特子集和第二时钟边缘同步。此后，信号路由器322将其中一个子集选通到HDMI总线350，其他子集及时跟进。注意，在一些实施例中，并行HDMI数据信号318的子集可由多个比特组成，有一个比特宽度，n，是一个通过并行HDMI总线350传送子集的合适的宽度。子集的比特宽度，n，小于并行HDMI数据信号(D[m:00])318的比特宽度，后者具有比特宽度m比特。
在不同的实施例中，音频信号360和视频信号362从公知音频-视频格式类型转变到HDMI格式。公知音频信号格式类型包括索尼/飞利浦数字接口(S/PDIF)音频、从I2S(或内部IC声响)串行总线被驱动的音频数据、未压缩多信道脉冲码调制(PCM)音频、IEC60958-192kHz格式音频，IEC61937-96kHz格式音频、多信道编码音频(例如，以杜比数字技术、DTS技术或任何其他7.1或更高的环绕声编码技术编码的音频)。公知视频信号格式类型包括具有720p和1080i/p以上分辨率的高清晰度电视信号，以及计算机生成的具有UXGA(即1600像素乘1200线)像素以上的视频信号，如WUXGA(超宽延伸图像阵列)1200像素乘1920线的分辨率。那些视频信号类型可以被应用在如ITU-RBT656&601、12比特YCbCr 4:2:2、24比特YCbCr 4:2:2，以及24比特RGB YCbCr4:4:4所定义的公知颜色空间。
图4为定时图400，示出了根据本发明的一些实施例，在并行HDMI总线上传输并行HDMI数据信号和并行HDMI控制信号的子集的时间。在范例中显示，具有端口号0(即P0)到端口号11(即P11)的端口，每一个可以表示来自HDMI总线发送器的输出端口或HDMI总线接收器的输入端口。端口号P0到P11既传达控制信号也传达数据信号。特别地，并行HDMI总线在控制期402和406期间传输控制信号，在数据期404和408期间传输数据信号。控制期402包括前导段间隔410，在此期间控制信号440和446传输过并行HDMI总线。控制信号446包括水平同步信号(例如HS比特)、垂直同步信号(例如VS比特)，以及控制信号二和三(例如控制比特2和3)，其中每一个被驱动通过各自端口P0到P3。任选地，附加控制信号446可以被通过端口P4到P11发送，诸如控制信号0和1(例如控制比特0和1)。数据周期404，作为数据岛期，包括防护带间隔414、HDMI数据信号发送间隔416以及其他防护带间隔418。并行HDMI总线在防护带间隔414传输防护带信号442(例如防护带比特)。接着，时钟边缘同步器在间隔416在时钟CLK的上升和下降边缘同步信号，以完成音频和/或辅助数据比特的双数据速率传递。例如，在上升边缘430，并行HDMI数据比特D[11:0]从并行HDMI总线发送器的端口号P[11:0]被发送，在下降边缘432，数据比特D[23:12]从相同的端口号被发送。因此，数据比特D[11:0]和D[23:12]一起表示一个或多个可在单个时钟周期中被传输的并行HDMI数据信号444a和444b。拖尾防护带418跟随发数据期404(未示出的防护带信号)的结束信号。
控制期406类似于控制期402，但是它包括前导段间隔420，在此期间控制信号发出后面跟着视频数据期的信号。不管，控制信号440和446在此间隔被传输。跟随控制期406的是数据期408，它是视频数据期。数据期408包括防护带间隔422(未示出防护带信号)以及HDMI数据信号发送间隔424，在此期间，数据比特D[11:0]和D[23:12]表示并行HDMI数据信号含有例如像素的24比特数据444。
注意，图4仅仅是在某些端口和内部连接线上传输控制信号和数据信号的实施的示意图；特定控制和数据信号可以在任何合适的间隔在任何显示的端口上被传输。同样注意，只要通过单根内部连接或单个端口传输的比特的数量上升(例如端口P0到P6可以在两个时钟周期的4个时钟边缘上传输24比特)，端口数量可减少。注意，在数据期406和408中，时钟信号CLK扩大的宽度是为了示意数据传递，而不是意味着CLK的频率和在控制期402和408中有任何不同。在一些情况下，在数据期404(8比特转变成10比特)视频数据编码可以被施加到像素，在防护带间隔414，TERC4编码(4比特转变成10比特)可以被施加到信息包数据(例如音频样本或信息帧)，在控制期402，控制期编码(2比特转变成10比特)可以被施加到控制信号。TERC4是4比特TMDS误差减上编码。
在一些实施例中，下列协议元素可以如下图，在块208和260之间发送。
元素 DE D0-D3 D4-D23持续时间(像素时钟)前导段 0 前导段值n.a. 8数据岛 1 数据岛防护带值21 数据岛信息包数据 32*像素数量1 数据岛防护带值2视频数据 1 视频防护带值 21 视频像素数据值像素数量在一些实施例中，HDMI数据岛和防护带使用TERC4编码技术。这种编码技术产生的16码是可用TMDS带内码的子集，且都为DC-平衡码。这使得这16个值可以被P/TMDS8-比特“输入”值的发送而指出，它可以是TMDS编码为相同的10比特码。TERC4值为0，8比特和10比特值为0xXX和0bXXXXXXXXXX。
DVI使用下列类型的编码(1)控制从2到10比特的编码，每个3信道2比特，或者总的8比特，以及(2)8比特编码为10比特。HDMI包括三种模式4比特编码为10比特(TERC4)。编码可直接从4到10比特。可替代地，编码可从4到8比特，以及利用现存的8到10比特的编码机制从8到10比特。
图5是根据一些实施例，表示并行HDMI总线接收器500的示意框图。并行HDMI总线接收器500包括信号提取器510和控制器520用于控制从并行HDMI信号的接收和提取。信号提取器510运行，从并行HDMI数据信号的两个或多个子集中提取比特组，被信号提取器510通过并行HDMI输入端口590接收的每个子集具有比特宽度n(或更少)。在不同的实施例中，信号提取器510从初始生成的“m”比特宽度的一组并行HDMI数据信号中识别并提取比特组580a、580b和580c。当信号提取器510可以从子集中重建“m”比特宽度的一组并行HDMI数据信号时，这种重建不需要实践本发明的每一个实施例。更合适地，信号提取器510可以首先从比特580的子集组中识别出与TMDS发送器560的各自编码-串行器562相关联的每个。随后，信号提取器510可以对每个比特组580重新计时，以使它们在同样的时钟周期通向编码-串行器562。TMDS发送器560随后发送串行化的HDMI数据并通过HDMI串行链接570控制信号。发送器560可以是DVI发送器。在不同的实施例中，并行HDMI总线接收器500可以被基于TMDS的并行总线接收器所代替，用于以下接收DVI格式的数据信号；UDI格式的数据信号；内部iTMDS格式数据信号，等。
在一些实施例中，信号提取器510包括时钟边缘再同步器(Clk边缘同步)514，用于再同步表示HDMI数据信号和HDMI控制信号的比特组580a、580b，和580c的发送。特别是，控制器520指令时钟边缘同步器514再同步数据传递，从一个时钟周期两次到一个时钟周期一次。信号提取器510还包括信号路由器(S.R.)512按照控制器520要求运行，使并行HDMI数据和控制信号(即，比特组580a、580b和580c)的子集与如它们重新存入它们的预发送比特宽度相同的的时钟周期一致。在一些实施例中，信号探测器(S.D.)592识别出那些代表HDMI数据的比特中最终传递到TMDS560的那些。注意控制器520配置来接收显示允许信号(DE)和时钟信号(CLK)。因此控制器520在一些实施例中可以指令信号探测器(S.D.)592在一个DE状态(例如DE低)在并行HDMI输入端口590识别控制信号(例如CNTL[3:0]或CNTL[3:2])并在另一个状态(例如DE高)识别那些端口的数据信号。
一旦比特的每个子集被识别为和特定编码串行器562关联，随后信号路由器512可以适当地路由那些比特。为了说明，考虑控制器520识别，并随后选择，并行HDMI数据比特的第一12比特子集的8比特用来发送到第一编码串行器562。比特组580a包括那些8比特。信号提取器510随后可以识别并选择同一子集的4比特以及第二12比特子集的4比特用来发送到第二编码串行器562。接着，第二12比特子集中剩余的8比特随后被选择用来作为580c比特组的一部分发送到第三编码串行器562。在一个时钟周期内，信号提取器510随后将那些比特(即580a组到580c组)传到TMDS发送器560。注意，在一些实施例中，控制信号0和1(例如控制比特0和1，或CNTL[1:0])被忽略，图6说明了理由。在这些情况下，控制器520可以指令信号路由器512重新生成那些控制比特并插入任何580比特组。例如，并行HDMI总线接收器500可以被配置来从并行HDMI总线350接收控制比特2和3(或CNTL[3:2])，并基于在并行HDMI总线350或指派的物理通道上的DE信号状态将它们和重新生成的比特(CNTL[1:0])一起传递。在一些情况下，控制器520检测DE信号的状态，并随后指令信号提取器510插入CNTL[1:0]比特，作为580a到580c的一个或多个组的控制比特。例如，可以使用图6的表格630中CNTL[1:0]比特的比特值。
图6是根据本发明的另一实施例的另一并行HDMI总线发送器600的示意框图。总线发送器600与图3中的结构和功能类似，但是总线发送器600不是配置来通过并行HDMI总线670传输HDMI控制信号的。更合适地，垂直同步(VS)312、水平同步(HS)314，以及控制比特三和二(CNTL[3:2]622通过指派的组成并行HDMI控制总线690的内部连接发送。类似地，信号分隔器652及其信号路由器(SR)656以及时钟边缘同步器(clk边缘同步)654和控制器658与图3中类似命名的元件的结构和功能类似。但是这些图6的元件不是配置来通过并行HDMI总线670传输HDMI控制信号的。当并行HDMI总线发送器600增加了HDMI总线发送器和HDMI总线接收器之间内部连接的数量时，内部连接的数量少于如果内部连接被指派到每个通过总线670传输数据和控制信号的一组并行HDMI数据信号的情况。注意，在一些实施例中，每个控制比特三到零(即CNTL[3:0])可以被通过如线622表示的指派的内部连接发送。但是如表630所示，比特CNTL[1:0]在一些间隔中不变。因此，它们不需要在并行HDMI总线670上传输。更合适地，例如它们可以在HDMI总线接收器上被重新生成。在一些实施例中，总线发送器600忽略指派的时钟信号CKL线并执行时钟恢复技术。有多种公知的时钟恢复技术。例如，Kim的美国专利6845461，其中总线用来在不同时间运载时钟和数据信息。数据信号，可能被编码过也可能没有被编码过，通过当时钟信号在余下的总线上运载时在每个数据传递中将数据信息映射到总线的映射计划，被通过总线的子集运载。不同的映射计划都是可能的。可以采用一个或多个这些技术或其他时钟恢复技术。
图7示出了根据一些实施例的基于TMDS的转发器，配置用于在一个或多个串行数据链接上重新生成基于TMDS的信号。基于TMDS的转发器700配置用于从进入的串行数据链接702接收基于TMDS的信号，并进一步配置来重新生成或复制那些信号，用于在一个或多个兼容TMDS的外出的串行数据链接704a和704b上发送。正如所示，基于TMDS的转发器700包括具有和图2中相似的标记所指的那些相同结构和/或功能的元件。也就是，总线发送器(总线TX)220、输出端口(O/P)221、输入端口(I/P)231，以及总线接收器(总线RX)240可以促进基于TMDS的并行信号在基于TMDS的并行总线230a和230b上的的通讯。一般地，并行TMDS信宿(P/TMDS信宿)260每个具有至少一个和图2中类似命名的那个相同的结构和/或功能。然而，并行TMDS信源(P/TMDS信源)708包括解串器710配置用于将基于TMDS的信号从符合TMDS规范的串行格式解串。例如，解串器710运行将串行编码数据和控制信号从进入的串行数据链接702的TMDS信道解串，以形成例如组成一个像素的数据的一个“m”比特词。
有利地，基于TMDS的并行总线230a和230b使基于TMDS的转发器700重新生成和/或将基于TMDS的信号复制到一个或多个兼容TMDS的串行数据链接，无需象现有技术那样执行时钟重新生成或TMDS解码和编码操作。因此通过忽略时钟重新生成电路和功能以及TMDS解码和编码，基于TMDS的转发器700可以保存资源并减少在重新生成和/或复制基于TMDS的信号时的延迟。在一些实施例中，基于TMDS的转发器700是HDMI转发器。但是在其他实施例中，HDMI转发器700的总线发送器(总线TX)220不发送控制比特CTL[1:0]。更合适地，HDMI转发器700依赖于并行TMDS信宿(P/TMDS信宿)260来重新生成那些用于在外出的兼容TMDS的串行数据链接704a和704b上发送的比特。注意，基于TMDS的转发器700可以接收任何数量的进入的串行数据链接702，并同样可以具有任何数量的外出兼容TMDS的串行数据链接704a和704b。
前面的描述，为了解释的目的，用了特定的术语来提供对本发明的宏观理解。然而，对于本领域技术人员来说，很明显的，为实践本发明，特定的细节是不需要的。事实上，本说明书不应该被看成是将本发明的任何特征或内容局限于任何实施例上。例如，尽管上面的对不同实施例的描述和并行HDMI总线相关，所有类型的通讯链接都可以讨论，包括数字可视接口(DVI)总线和其他类型用于传达HD视频和/或MC音频的通讯协议。在特定的实施例中，发低电压差分信号(LVDS)可以和基于TMDS的发信号一起使用或代替它。当并行HDMI总线用HDMI发送器描述时，本领域普通技术人员可以理解，它可以用于任何HDMI接收器或装置(例如，HDTV或计算机监视器/显示器)。内容发射诸如HDCP可被使用。
在一些实施例中，并行通讯链接运载被编码的数据和/或控制信号用于在串行数据链接上发送。在一些实施例中，当串行化后，并行TMDS发送器(或信源)编码并通过并行总线以符合基于TMDS协议的格式发送信号。根据不同的实施例，符合基于TMDS发信号协议的串行数据链接，诸如数字可视接口(DVI)、联合显示器接口(UDI)、高清晰度多媒体接口(HDMI)等。在特定的实施例中，给予某些约束，并行HDMI总线在实际的并行HDMI总线发送器和并行HDMI总线接收器之间具有最小的内部连接数量。
在一些实施例中，一个设备通过兼容TMDS的串行链接发送基于TMDS的信号。该设备包括输入端口，输入端口包括配置用于至少接收基于TMDS的并行数据信号的子集的并行TMDS输入端口。它同样包括基于TMDS的信号提取器，配置用来从基于TMDS的并行数据信号子集提取比特组来形成已提取组。此外，该装置包括多个串行器，每个配置用于至少将一个已提取组串行化以形成串行化组。串行化组通过兼容TMDS的串行链接发送。
此外，在一些实施例中，多个串行器中的每一个是最小化传输差分信号(TMDS)编码器-串行器。输入接口配置进一步用于接收基于TMDS的并行控制信号。在一些情况下，基于TMDS的并行控制信号包括时钟信号、垂直同步信号(VSYNCH)、水平同步信号(HSYNCH)、显示允许信号(DE)、控制信号三(CTL3)、控制信号二(CTL2)、控制信号一(CTL1)，和控制信号零(CTL0)。注意，兼容TMDS的串行链接进一步包括以下一个或多个兼容数字可视接口(DVI)的链接、兼容联合显示器接口(UDI)的链接，和兼容iTMDS的链接。在其他情况下，兼容TMDS的串行链接进一步包括兼容高清晰度多媒体接口(HDMI)的链接。因此，输入端口可以被配置进一步来接收并行HDMI控制信号。并行HDMI控制信号只需要时钟信号、垂直同步信号(VSYNCH)、水平同步信号(HSYNCH)、显示允许信号(DE)、控制信号三(CTL3)，以及控制信号二(CTL2)。在一些实施例中，该设备包括信号路由器配置来将基于TMDS的并行控制信号路由自(到)TMDS编码-串行器。该装置可以同样包括显示允许信号(DE)输入端口用于接收DE控制信号，它基于DE控制信号的状态控制控制信号和数据信号的路由。在特定的实施例中，基于TMDS的信号提取器配置进一步再生成控制信号一(CTL1)和控制信号零(CTL0)来形成重新生成的控制信号，并将重新生成的控制信号施加到一个或多个TMDS编码器-串行器。
在一些实施例中，兼容高清晰度多媒体接口(HDMI)的发送器包括并行HDMI总线、HDMI协议格式化器、并行HDMI总线发送器、并行HDMI总线接收器，以及TMDS发送器。在另一个实施例中，转发器重新生成TMDS编码的声音和视频信号，用于通过一个或多个串行链接发送。转发器包括一个或多个进入的串行数据链接、一个或多个并行TMDS信源、一个或多个并行TMDS信宿，以及一个或多个基于TMDS的总线，用于将基于TMDS的并行信号从一个或多个并行TMDS信源运载到一个或多个并行TMDS信宿。
如这里所用，术语“实施例”指一种实施。说明书中“一实施例”、“一个实施例”、“一些实施例”或“其他实施例”意味着结合实施例描述的特定的特征、结构或特性包括在本发明的至少一些实施例中，但是不需要包括在所有实施例中。不同的“一些实施例”不需要指同样的“一些实施例”。
如果说明书叙述一个元件、特征、结构或特性包括“可能”、“也许”或“可以”，那么该特定元件、特征、结构或特性不需要被包括。如果说明书或权利要求书指“一个(a)”结构，不意味着只有一个这种结构。当说元件“A”耦合到元件“B”，元件A可以直接耦合到元件“B”或不直接耦合而是通过例如元件“C”。当说明书或权利要求书叙述一个元件、特征、结构、过程，或特性A“导致”了一个元件、特征、结构、过程，或特性B，意味着“A”至少是“B”的部分原因，但是还可以有至少一个其他元件、特征、结构、过程，或特性有助于导致“B”。类似地，如果说A响应B不意味着A单独地响应B。
提供前面对本发明特定的实施例的描述的目的是示例和说明。它们并不打算穷尽或将本发明限制在所揭示的特定格式；显然地，考虑到上面的教导，许多改变和变化都是可能的。实施例以最好地解释本发明的原理及其实际应用的顺序选择和描述；它们因此使本领域技术人员能结合不同适合特定预期应用的改变，最好地理解本发明和不同实施例。注意，不是每个这里所描述的好处被本发明的每一个实施例实现；而是任何特定实施例能提供上面所时论的一个或多个益处。下面的权利要求书及其等同限定了本发明的范围。
权利要求
1.一种装置，包括总线；并行信源，用于向总线提供包括视频信号的并行信号组，其中总线具有多个分支，分支数少于用于表示像素的信号数，因此像素以多于一个的并行组所表示；以及并行信宿，用于从总线接收并行信号组，其中并行信宿包括用于将信号组的至少一部分分离成多信道的信号提取器，以及用于对已分离信号进行编码和串行化的编码器和串行器电路。
2.如权利要求1所述装置，其特征在于，其中并行信源是并行的基于最小化传输差分信号的信源，且所述并行信号组是最小化传输差分信号。
3.如权利要求1所述装置，其特征在于，并行信源是在第一芯片中而并行信宿是在第二芯片中。
4.如权利要求1所述装置，其特征在于，并行信源是并行视频和音频信源，其中信号组包括视频、音频和控制信号，而并行信宿是并行视频和音频信宿，其中并行信源包括用于将视频、音频和控制信号按照与高清晰度多媒体接口兼容的格式进行格式化的信号格式化器，以及用于在总线上发送视频、音频和控制信号的发送器。
5.一种系统，包括电缆中的串行链接；系统视频和音频信宿装置；系统视频和音频信源装置，通过串行链接耦合到系统视频和音频信宿装置，所述系统视频和音频信源装置包括并行信源，用于向总线提供包括视频信号的并行信号组，其中总线具有多个分支，分支数少于用于表示像素的信号数，因此像素被多于一个的并行组所表示；以及并行信宿，用于从总线接收并行信号组，其中并行信宿包括用于将信号组的至少一部分分离成多信道的信号提取器，以及用于对已分离信号进行编码和串行化的编码器和串行器电路。
6.如权利要求5所述系统，其特征在于，并行信源是在第一芯片中而并行信宿是在第二芯片中，其中并行信源是并行视频和音频信源，其中信号组包括视频、音频和控制信号，而并行信宿是并行视频和音频信宿，其中第一芯片包括视频处理电路，用于向并行视频和音频信源提供视频信号。
7.一种芯片，包括并行信源，用于向输出端口提供包括视频信号的并行信号组，其中输出端口的数量少于用于表示像素的信号的数量，因此像素被多于一个的并行组所表示。
8.如权利要求7或10所述芯片，其特征在于，并行信号组是并行的基于最小化传输差分信号的信号。
9.如权利要求7所述芯片，其特征在于，进一步包括用于向并行信源提供视频信号的视频处理电路，其中信号包括视频、音频和控制信号，并行信源包括信号格式化器，用于将视频、音频和控制信号按高清晰度多媒体接口兼容格式进行格式化，以及用于发送视频、音频和控制信号的发送器。
10.一种芯片，包括并行信宿，用于从端口接收并行信号组，所述并行信宿包括用于将信号组的至少一部分分离成多信道的信号提取器，以及用于对已分离信号进行编码和串行化的编码器和串行器电路。
11.如权利要求10所述芯片，其特征在于有十二个输入端口，二十四个信号用于表示一个像素，其中芯片是物理层芯片。
12.一种装置，包括并行输入端口，配置用于接收并行编码信号的子集；信号提取器，配置用于从并行编码信号的子集中提取比特组来形成提取组；以及多个串行器，每一个配置用于串行所述提取组的至少一个来形成串行组，其中所述串行组通过串行链接发送。
13.如权利要求12所述装置，其特征在于，编码信号是最小化传输差分信号。
14.一种转发器，用于重新生成编码信号，在一个或多个串行链接上发送，转发器包括一个或多个进入的串行数据链接；一个或多个并行信源，配置用于从所述一个或多个进入的串行数据链接编码信号，并生成并行编码信号；一个或多个并行信宿，配置用于从所述并行编码信号中提取比特组，并串行所述比特组用于在所述一个或多个串行信宿上发送；以及一个或多个并行总线，用于将所述并行编码信号从所述一个或多个并行信源运载到所述一个或多个并行信宿。
15.如权利要求14所述转发器，其特征在于，所述并行编码信号是最小化传输差分信号，其中所述转发器的是高清晰度多媒体接口转发器，以及所述一个或多个并行的基于最小化传输差分信号的总线是并行高清晰度多媒体接口总线。
全文摘要
在一些实施例中，装置包括总线、并行信源，以及并行信宿。并行信源用于向总线提供包括视频信号的并行信号组，其中总线具有多个分支，分支数少于用于表示像素的信号数，因此像素被多于一个的并行组所表示。并行信宿用于从总线接收并行信号组，其中并行信宿包括用于将信号组的至少一部分分离成多信道的信号提取器，以及用于对已分离信号进行编码和串行化的编码器和串行器电路。其他实施例被描述和要求权利。
文档编号H04N7/015GK101035237SQ200710085210
公开日2007年9月12日 申请日期2007年2月17日 优先权日2006年2月24日
发明者J·D·班克斯, P·D·伍尔芙 申请人:晶像股份有限公司