直接转换电视调谐器及其方法

专利名称：直接转换电视调谐器及其方法
技术领域：
本发明有关于电视调谐器(tuner),特别是有关于使用直接转换的电视调 谐器。
背景技术：
直才妻转4奂才妻收才几(direct conversion receiver)已为众所皆知的4支术。 请参阅

图1,其显示已知的直接转换接收机100的功能方块图。直接转换接 收机100包含前置滤波器(pre-filter) 110、低噪声放大器(low-noise amplifier, LNA)120、同相(In-phase)路径I包含第一混合器130 — 1、第一 低通滤波器(low pass filter, LPF)140-I、第一模拟数字转换器 (analog-digital converter, ADC) 150 — 1;以及正交(quadrature)路径Q包含 第二混合器130-Q、第二低通滤波器140_Q以及第二 ADC 150_Q。前置滤波器 110对无线射频(radio frequency, RF)输入信号RF—IN执行初步地滤波且将 传送输出信号至LNA 120，其中LNA 120对前置滤波器110所输出的输出信 号执行低噪声放大，以产生无线射频信号1"以作为同相路径(I)及正交路径 (Q)的输入信号。此同相路径接收无线射频信号122，并转换为第一数字基频 信号BB-I,其中转换流程为通过使用混合器130 — 1对无线射频信号122及 同相时钟LO—I进行混合，使用低通滤波器140—1对混合器130-1的输出信号 进行滤波并使用第一 ADC 150_I将低通滤波器140_I的输出信号转换为第一 数字基频信号BB_I。正交路径接收无线射频信号122,并转换为第二数字基 频信号BB—Q,其中转换流程为使用混合器130-Q对无线射频信号122及正 交时钟LO-Q进行混合，使用低通滤波器140-Q对混合器130_Q的输出信号进 行滤波及使用第二 ADC 150-Q将低通滤波器140-Q的输出信号转换为第二数 字基频信号BB-Q。一般而言，输入信号RF—IN为包含许多频谱成分(spectral) 的宽频信号，其中仅窄频成分会被选出的。为了满足直接转换的条件，同相 时钟LO-I与正交时钟LO-Q必须有相同的频率以作为期望窄频成分且在同相 时钟LO-I与正交时钟LO-Q间的相位差异必须为90度。
虽然直接转换接收机的工作原理已是为人所熟知，但由于不欲得的"谐
波混合"问题混合至两混合器(130 — 1及130-Q),使得将直接转换接收机运用 至电视调谐器(tuner)有一定的困难度。特别地，混合器在输入射频信号及本 地振荡(L0)的奇数级谐波(Odd order harmonics)之间容易产生伪(spurious) 混合产物。举例来说，调谐器被调整以从排列在47 MHz至862 MHz的多个频 道中选择一频道。假使通过使用直接转换架构来调整调谐器至100 MHz,两 个本地振荡时钟(LO-I及LO-Q)也必须在100MHz的频率。当成功地转换;欲得 频道(IOO匪z)至两基频信号后，在30謹Hz频道中不欲得的信号也会被转换 及成为两基频信号的一部分，因为在300MHz的不欲得的信号也将与这些本地 振荡信号^第三谐波混合。混合器能以"相乘式混合器(multiplying mixer)" 或"切换式混合器"(switchingmixer)来实现，但两者皆无法避免上述"谐 波混合"的问题。
所以， 一种可避免由谐波混合所引起的混合问题的频率转换的方法是目 前所迫切需要的。

发明内容
本发明揭露一种接收器，此接收器包含增益元件，用于接收输入信号及 产生已放大信号；正交转换器，用于接收该已放大信号、第一组三态信号及第 二组三态信号，且用于产生第一中间信号及第二中间信号；第一滤波器，用于 接收该第一中间信号及产生第三中间信号；第二滤波器，用于接收该第二中间 信号及产生第四中间信号；第一模拟数字转换器，用于接收该第三中间信号及 产生第一输出信号；第二模拟数字转换器，用于接收该第三中间信号及产生第 二输出信号；以及控制信号产生器，用于产生该第一组三态信号及该第二组三 态信号。
本发明揭露一种处理输入信号方法，此方法包含放大该输入信号以产 生已放大信号；分别地使用第一组三态信号及第二组三态信号以将该已放大 信号降转(down-conver t ing)为两个中间信号；滤波该第 一 中间信号以产生第 三中间信号；滤波该第二中间信号以产生第四中间信号；根据第一时钟以将该 第三中间信号数字化为第一输出信号；根据该第一时钟以将该第四中间信号 数字化为第二输出信号；以及根据第二时钟而产生该第一组三态信号及该第 二组三态信号。
为让本发明的上述和其它目的、特征、优点与实施例能更明显易懂，所
附图式的详细说明如下
图l是绘示已知直接转换接收器的方块示意图2是绘示三态截波器(tri-state ch叩per)电路的符号(A)及实际电路
(B);
图3是绘示三态截波器电路的一实施电路；
图4是绘示在三态截波器电路的一实施MLT-3波形示意图5A是绘示使用多个三态截波器电路的频率转换器的实施电路；
图5B是绘示使用多个三态截波器电路的频率转换器的另一实施电路；
图6标志(A)是绘示多个控制信号的时序图及于图5A或图5B的频率转换
器的相关MLT-3波形，标志(B)是绘示经加权总和后的混合波形； 图7是绘示于图6用于产生多个控制信号的一实施电路； 图8标志(A)是绘示多个控制信号的另一时序图及于图5A或图5B的频率
转换器的相关MLT-3波形，标志(B)是绘示经加权总和后的混合波形； 图9是绘示于图8的产生多个控制信号的一实施电路； 图IO是绘示使用多个三态截波器电路的正交频率转换器的实施电路； 图ll是绘示使用TSC基频正交转换器的直接转换接收器的实施电路； 图12是绘示用于图11的接收器的控制信号产生器的实施电路；以及 图13是绘示用于图11的接收器的时钟产生器的实施电路。 [主要元件标号说明] 100:.直接转换接收机； 110:前置滤波器； 120:低噪声放大器； 122:无线射频信号；
130 — 1第一混合器；
140_1第一j氐通滤波器；
150-1第一才莫拟数字转换器;
130_Q第二混合器；
140—Q第二低通滤波器；
150_Q:第二模拟数字转换器；
200: TSC电路；
21 0 - 280:时间间隔；
300: TSC电路;
310 - 370:开关；
500A:频率转换器；
510_1, 510—2, 510-N:增益元件；
520—1, 520—2， 520—N: TSC电3各；
530:加总电路；
710,730:除2计数器；
720:除3计数器；
741, 742， 743， 751, 752， 753, 754:数据触发器(DFF); 910:除4计数器； 930:除2计数器；
941, 942， 943， 951, 952， 95 3， 954:数据触发器(DFF);
1010 —II, 1010 — 21:第一增益元件；
1020 — 11,1020-21:第一TSC电路；
10301:第一加总元件；
1010-1Q, 1010—2Q:第二增益元件；
1020 —1Q, 1020 — 2Q:第二TSC电路；
1030Q:第二加总元件；
1110:前置滤波器；
1120:低噪声放大器；
1125:选择性滤波器；
1130: TSC基频转换器；
1140_1:第一低通滤波器；
1140—Q:第二低通滤波器；
1150 — 1:第一模拟至数字转换器；
1150_Q:第二模拟至数字转换器；
1160:相位锁定回路；
1170:控制信号产生器；
1210:第一除2计数器； 1211:第一多工器； 1215:除4计数器； 1220:除3计数器； 1230:第二除2计数器； 1241 - 1246, 1251 - 1257 1310:第一相位锁定回路 1320:第二相位锁定回路 1330,1340:多工器。
具体实施例方式
本发明是有关于 一种三态截波电路及其于直接转换接收器的应用。以下 详细地讨论目前较佳的实施例。然而应被理解的是，本发明提供许多可适用 的发明观念，而这些观念能被体现于很宽广多样的特定具体背景中。所讨论
的范围。
三态截波器(tri-state chopper, TSC)
三态截波器(TSC)接收输入信号及三态控制信号且产生输出信号。三态控 制信号具有三种状态，分别为、 "1"及"0"。在第一状态("1") 中，输出信号追踪输入信号的幅度及符号；在第二状态("-1")中，输出信号 追踪输入信号的幅度，但输出信号具有相反(o卯osite)符号；在第三状态("O")
中，在忽略输入信号下，输出信号为0。三态控制信号能由两个或更多二进 制控制信号所表示。在一较佳实施例中，两个逻辑(二进制)信号SN(表示为 "sign")及信号ZR(表示为"zero")被用来表示为三态信号。如图2 (A)图 所示，TSC电路200接收输入信号IN及由两控制信号SN及ZR所表示的三态 信号，且产生输出信号0UT。信号SN及信号ZR皆为逻辑信号，且每一信号 具有两种逻辑状态分别为高(H)及低(L)。当信号SN为高但信号ZR为低时， 此三态信号为第一状态('T');在此实施例中，输出信号OUT跟随输入信号 IN的幅度及符号，例如输出信号OUT与输入信号IN呈比例关系。当信号SN 与信号ZR皆为低时，此三态信号为第二状态("-1"),输出信号0UT跟随输 入信号IN的幅度，但输入信号IN具有相反(opposite)符号，例如输出信号
OUT与输入信号IN之一反转信号呈比例关系。当信号ZR为高时，此三态信 号为第三状态("0"),在忽略输入信号之下，输出信号OUT为零。请参阅第 2(B)图，其绘示TSC的实施时序图。图中，于时间间隔210、 230、 250及270 间，信号ZR为高，所以此三态控制信号为第三状态("0")，因而输出信号 OUT为零。于时间间隔220及260间，信号ZR为低但信号SN为高，所以此 三态控制信号为第一状态("1")，因此输出信号OUT跟随输入信号IN的幅 度及符号。于时间间隔240及280间，信号ZR与信号SN皆为低，所以此三 态控制信号为第二状态("-1"),因此输出信号OUT跟随输入信号IN的幅度， 但输出信号具有相反符号。
通过本文可知，两控制信号SN(表示为"sign，，)及信号ZR(表示为"zero，，) 及上述编码流程可用于表示控制TSC电路的三态控制信号。然而，众所皆知， 本领域技术人员所知悉，三态控制信号通过多种可选择的编码流程而被表示。 特别地，两二进制控制信号能表示四个状态，但一三态控制信号只能具有三 个状态。因此，设计者能自由地选择任一机制将两个二进制信号所表示的四 个不同的状态对应到三态控制信号所表示的三个不同的状态。
在一实施例中，可选择使用三个二进制信号d、 及C。表示一三态控 制信号。在任一时间片刻中，此三个二进制的其一必定为高，且其余两个必 定为低。当C,为高及C-i与C。皆为低时，此三态控制信号为第一状态；当" 为高及d与C。皆为低时，此三态控制信号为第二状态；及当C。为高及d与C—, 为低时，此三态控制信号为第三状态。
请参阅图3,其绘示包含多个开关SW的TSC电路300的实施电路图。图 中，此实施例是使用差动电路，其中输入信号以差动信号IN +/-来实现，输 出信号以差动信号0UT+Z-来实现，第一控制信号SN以SN+及SN+的逻辑性反 转SN-来表示，且第二控制信号ZR以ZR+及ZR+的逻辑性反转ZR-来表示。每 一开关(31 0-380)具有两种状态关闭"(closed)"及打开"(open)",且此 两状态是由逻辑信号所控制；当控制逻辑性信号为高时，此开关为关闭状态， 相反地，当控制逻辑性信号为低时，此开关为打开状态。在第一状态时，信 号ZR为低(如，ZR+为逻辑性低,且ZR-为逻辑性高)及信号SN为高(如，SN+ 为逻辑性高，且SN-为逻辑性低)，差动信号IN+通过开关SW 310及开关SW 360 与差动信号0UT+耦接，同时，差动信号IN-通过开关SW 340及开关SW 370 与差动信号0UT-耦接。在第一状态时，此输出信号在无极性翻转(polarity
flip)情况下跟随输入信号。在第二状态时，信号ZR为低(如，ZR+为逻辑性
低，且ZR-为逻辑性高)及信号SN也为低(如，SN+为逻辑性低，且SN-为逻辑 性高)，差动信号IN+通过开关SW 320及开关SW 370与差动信号0UT-耦接， 同时，差动信号IN-通过开关SW 330及开关SW 360与差动信号OUT+耦接。 在第二状态内，输出信号跟随输入信号，但此输出信号具有极性翻转。在第 三状态内，信号ZR为高(如，ZR+为逻辑性高，且ZR-为逻辑性低)，差动输 入信号IN+/-及差动输出信号0『+/-互相去耦接，差动信号IN+通过开关SW 350与差动信号IN-耦接，且差动信号0UT+通过开关SW 380与差动信号OUT-耦接。在此第三状态内，差动输出信号为零。其中，开关电路可使用金属氧 化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor, M0SFET)来实现，此举已是为人所熟知的技术，故在此不在赘述。 以三态截波器无基础的转换接收器
当TSC的三态信号为周期性的，如控制信号SN及控制信号ZR在一较佳 的编码流程中为周期性的，则此TSC电路可用来实现频率转换。然而，当TSC 电路被用作实现频率转换的装置时，此TSC电路比已知的混合器有较佳的谐 波抑制。在已知的混合器接收输入信号及本地振荡(local oscillator)信号 及产生输出信号，且已知的混合器类似于具两状态的截波电路，而输出信号 是跟随输入信号，除非本地振荡信号为高否则输出信号将会条件地被翻转(依 据信号极性)。在混合器中，此输出信号等同于输入信号乘上方波，其中此方 波的频率与本地振荡信号的频率相同。在数学上可由下列傅立叶级数 (Fourier series)来表示50%工作周期的周期T的方波
<formula>formula see original document page 11</formula>
其中，co=2tt/T。因此，方波具有较强的第3级及第5级谐波。另一方 面，TSC电路具有额外的自由度，亦是通过使用两控制信号SN及ZR(相对于 在已知混合器仅使用控制信号LO)让使用者可操作谐波混合的相对强度。特 别地，当信号SN为周期T的方波且信号ZR为T/2周期的矩形波时，此输出 信号OUT等同于输入信号IN乘上周期T的多层传送-3(multi-level 3-transmit， MLT-3)波。请参阅图4，其显示MLT-3波的一实际波形图，其 中此MLT-3波是对应于信号SN为周期T的方波且信号ZR为T/2周期的矩形
波。图中，MLT-3波具有三个的级别分别是"1"(当信号SN=1且信号ZR=0), (当信号S^O且信号ZR-0)及"0"(当信号ZR-1)。同样地，此MLT-3 波显示周期性图样(pattern): 0、 1、 0、 -1、 0、 1、 0及-1等。此周期为T(横 坐标)；于期间(纵坐标)每一时间间隔标示三个的级别分别是1、 0及-1且对 应(横坐标T)为L、 T。及T—"设计者必须使TVLi。在基本频率(Fundamental Frequency)(如1/T)的重要的任一特定奇数级谐波的相对强度可通过在L及 T之间选出一较恰当的比例而被抑制。在一实施例中，当1/丁=1/3(且同样地， TjT4/3及T。/T-l/6)时，MLT-3波可由下列傅立叶级数来表示
<formula>formula see original document page 12</formula>至此，第3级谐波、第9级谐波及在一般任一 3K级(其中K为整数)谐 波皆为零。因此，TSC电路提供选择性谐波拒斥(harmonic rejection)的弹 性(flexibility)，这在已知混合器内可能不存在。请注意下标(l/3)是标示 T〃T= WT=l/3。
选择l/T=l/3 (且同样地，T-,/T-l/3及T。/T=l/6)以导致任一 3K级谐波 的完美拒斥(perfect rejection),所以此比例为最佳的选择。
另一重要的选择为TVT4/8(且同样地，TVT=l/8及T。/T=l/8)。相应 的MLT-3波可由下列傅立叶级数来表示
<formula>formula see original document page 12</formula>
请注意下标(3/8)是标示T,/T= TL,/T-1/8。此MLT-3波的谐波成分比方 波的谐波成分来得低。
在许多的应用层面来说，第5级及第7级是被期望可为完整地拒斥，及 /或某些其它的奇数级谐波亦是如此。使用许多并联的TSC电路，每一TSC 电路执行特定的MLT-3乘法运算可实现完美拒斥的目的。
以三态截波器为基础的谐波拒斥频率转换
在图5A的实例中，谐波拒斥频率转换器500A包含多个以TSC为基础的 频率转换路径，此些转换路径是以并联方式建构，用以将输入信号RF(radio frequency, RF)—转换为多个转换信号，及加总电路，是将前些信号进行加
总以产出^T出信号IF (intermediate frequency, IF)。每一转4灸路径包含增 益元件，此增益元件通过增益参数对输入信号RF进行缩放，及TSC电路， 此TSC电路接收已缩放RF信号并使用两控制信号执行MLT-3乘法运算以将 已缩放RF信号转换为中频输出信号。举例来说，在第一转换路径中，增益 元件510-1使用增益参数G,对输入信号进行缩放以产生已缩放射频信号 RF_1,且TSC电路520—1根据两控制信号SN-1及ZR_1对此已缩放射频信号 RF_1执行MLT-3乘法运算以将已缩放RF_1信号转换为输出信号IF-1。接着， 所有TSC电路的输出信号通过使用加总电路5 3 0进行加总以产生最终输出信 号IF。其中，可通过较佳地选择多个增益参数(G卜G2等等)及所有控制信号 (SN_1、 ZR_1、 SN_2、 ZR—2等等)的时序来实现谐波拒斥。于图5B显示另一 实施例，将增益元件的位置与用于转换路径的TSC电路作前后置换。举例来 说，增益元件51(L1与第一转换路径内的TSC电路520-1作前后置换。显然 地，本领域技术人员所知悉此图5B的频率转换器500B的功能等同于图5A 的频率转换器500A。
在一重要特定的实施例中，设计者使用三个TSC电路(如于图5A或图5B 中，N=3)。在此实施例中，这三个TSC电路皆有效地以MLT-3"")波执行乘法 运算，而前述MLT-3("3)波如具T!/T4/3(同样地，TjT-1/3及T。/T=l/6)的 MLT-3波。这三个电路各自的MLT-3波具有完全相同的频率(1/T)但有不同的 相位。第一MLT-3波(相应第一TSC电路520_1)的时序早于第二MLT-3波(相 应第二TSC电路520-2)的时序一t量。同样地，第二MLT-3波(相应第二TSC 电路520—2)的时序早于第三MLT-3波(相应第三TSC电路520—3)的时序一 t 量。在下列的情况下，输出信号IF等同于输入信号RF乘上已合成混合波 (synthesized composite wave)M("3) (t)之，以下为输入信号RF数学表示式
<formula>formula see original document page 13</formula>及更高级数的谐波)
其中第5级及第7级谐波皆被消除，且因MLT-3 (1/3)波本身已是无第9 级谐波，所以直到第ll级谐波时，此混合波无假信号(spurious free)。
请参阅图6A,其绘示此三个TSC电路及其相对应的MLT-3"")波的时序图。 图中，所有个"sign"控制信号(SN—1、 SN —2及SN—3)为周期T的工作周期 50%的方波，这些电路时序以T/12为间隔，如信号SN_2相对于信号SN-1 则具有延迟时间T/12，及SN—3相对于信号SN-2则具有延迟时间T/12。三 个"zero"控制信号(ZR-1、 ZR—2及ZR—3)于周期T/12的1/3工作周期(如 于每一周期内T/6期间停留在高状态，而T/3期间停留在低状态)皆为矩形 波；然而，这些电路时序以T/12为间隔，如信号ZR_2相对于信号ZR—1则 具有延迟时间T/12，及ZR-3相对于信号ZR-2则具有延迟时间T/12。如图 6A所示，其亦显示这三个TSC电路的各自相对应的MLT-3"")波。通过以个别 的增益分别对每一 MLT-3⑩)信号进行缩放，且将已缩放的MLT-3信号进行加 总，1更可合成出至近似于正弦波(sinusoidal wave)的波形，如图6B所示。 由于合成波近似于理想的正弦波，相较于方波或单一MLT-3"")波，此谐波会 大幅度地被抑制。请注意，前述在进行信号缩放时是使用与每一TSC电路相 关的增益元件，及在进行加总时是使用加总电路。
请参阅图7,其绘示产生图6A内三个MLT-3波所需的控制信号的实施电 路图。周期T/12的第一时钟CLK是由相位锁定回路(phase lock loop, PLL) 电路所提供。周期T/6的第二时钟CLK2是由第一时钟CLK经使用除2计数 器(divide-by-2 counter) 710而产生。周期T/2的第三时钟CLK6是由第二 时钟CLK2经J吏用除3计数器(divide-by-3 counter) 720而产生。请注意， 因为CLK6是经由除3计数器720所产生，所以CLK6的工作周期为1/3，此 原因已为本领域技术人员所知悉，故在此不在赘述。周期T的第四时钟CLK12 是自第三时钟CLK6经使用第二除2计数器730而产生。请注意，因为CLK12 是经由除2计数器730而产生，所以CLK12的工作周期为1/2，此原因已为 本领域技术人员所知悉，故在此不在赘述。第一暂存器阵列包含数据触发器 (data flip flop, DFF)741、 742及743,是用于第一时钟CLK的上缘部时 对第三时钟CLK6进行取样，以产生三个"zero"信号，分别为ZR_1、 ZR_ 2 及ZR—3。此结果，此三个"zero"信号具有相同的T/2周期及相同的1/3工 作周期，但时序的间隔为T/12。第二暂存器阵列包含数据触发器(data flip flop, DFF)751、 752、 753及754是用于第一时钟CLK的上缘部时对第四时
钟CLK12进行取样，以产生三个"sign"信号，分别为SN —1、 SN—2及SN—3。 因此，此三个sign信号具有相同的T周期及相同的1/2工作周期，但时序 间隔为T/12。请注意，由于多一个DFF(751)设置在第二暂存器阵列内，因 而，相较于前述三个"zero"信号，此三个"sign"信号具有额外延迟T/12。 数据触发器、除2计数器(divide-by-2 counter)及除2计数器(divide-by-3 counter)的详细电路实施例已为本领域技术人员所知悉，故在此不在赘述。
在另一实施例中，这三个TSC电路(如于图5A或图5B中)皆以MLT-3(3/8> 波执行乘法运算，如MLT-3波具7\〃= T—!/T-3/8(同样地，T。/T=l/8)。这三 个电路各自的MLT-3波具有完全相同的频率(1/T)但有不同的相位。第一 MLT-3波(相应第一 TSC电路520-1)的时序早于第二 MLT-3波(相应第二TSC 电路520—2)的时序一 t量。同样地，第二MLT-3波(相应第二 TSC电路520-2) 的时序早于第三MLT-3波(相应第三TSC电路520—3)的时序于t量。在下列 的情况下，输出信号IF等同于具已合成化混合波M,(t)与输入信号RF相 乘，以下为混合波M，)(t)的数学表示式'.
M(瑪0)^G, U3(3/8)(/ + r)+G2 .Mm(3，)+G3 U3阔(卜r)
选择t^T/8,例如t-tt/(4co), G2=2cos(tt/4).G1,且G3:G1，则上述 方程式可表示为
M,(,卜G, .Mm(3/8)("r)+G2 .MOT(3/8)(,)+G3 'MW8)(,-r)
=l"sM)eGsM)G、i如)+(7th及更高级数的谐波)
;r
因而，第3级谐波及第5级谐波皆被消除，且此合成波无假信号 (spurious free)直到第7级谐波。
如图8(A)所示，此图为此些TSC电路及其相应的MLT-3(，波的一实施例 的时序波形示意图。这三个"sign"控制信号(SN-1、 SN—2及SN—3)皆为周 期T的工作周期50%的方波，而这些控制信号的时序以T/8为间隔，如信号 SN_2相对于信号SN—1则具有延迟时间T/8，及SN-3相对于信号SN-2则具 有延迟时间T/8。三个"zero"控制信号(ZR-1、 ZR_2及ZR—3)皆为周期T/2 的工作周期25% (如于每一周期内T/8期间停留在高状态，3T/8期间停留在
低状态)的矩形波；然而，这些控制信号时序以T/8为间隔，如信号ZR-2相 对于信号ZR_1则具有延迟时间T/8,及ZR-3相对于信号ZR_2则具有延迟时 间T/8。如图8(A)所示，此图为用于显示这三个TSC电路及其相应的MLT-3(3/8) 波。通过以个别的增益分别对每一 MLT-3(3/8)信号进行缩放，且将已缩放的 MLT-3(3/8)信号进行加总，可合成出至近似于正弦波的波形，如图8(B)所示。 由于合成波近似于理想的正弦波，相较于方波或单一MLT-3波，其谐波会大 幅度地被抑制。请注意，前述在进行信号缩放时是使用与每一TSC电路有相 关的增益元件，及在进行加总时是使用加总电路。
如图9所示，其绘示产生图8A内三个MLT-3波所需的控制信号的实施 电路图。周期T/8的第一时钟CLK是由相位锁定回路(phase lock loop, PLL) 电路所提供。周期T/4的第二时钟CLK2通过使用除4计数器910 (divide-by-4 counter)而产生。周期T的第三时钟CLK8是自第二时钟CLK4经使用除2计 数器(divide-by-2 counter) 930而产生。因为CLK4是经由除4计数器而产 生，所以CLK4的工作周期为1/4，此原因已为本领域技术人员所知悉，故在 此不在赘述。同样地，因为CLK8是经由除2计数器930而产生，所以CLK8 的工作周期为1/2,此原因已为本领域技术人员所知悉，故在此不在赘述。 第一暂存器阵列包含数据触发器(data flip flop, DFF)941、 942及943, 是用于第一时钟CLK的上缘部时对第二时钟CLK4进行取样，以产生三个 "zero"信号，分别为ZR-1、 ZR—2及ZR-3。此三个"zero"信号具有相同 的T/2周期及相同的1/4工作周期，但时序的间隔为T/8。第二暂存器阵列 包含数据触发器(data flip flop, DFF)951、 952、 953及954是用于第一时 钟CLK的上缘部时对第三时钟CLK8进行取样，以产生三个"sign"信号， 分别为SN-1、 SN-2及SN—3。此三个sign信号具有相同的T周期及相同的 1/2工作周期，但时序间隔为T/8。请注意，由于多一个DFF(951)设置在第 二暂存器阵列内，因而，相较于前述三个"zero"信号，此三个"sign"信 号具有额外延迟T/8。数据触发器、除2计数器及除4计数器的详细电路实 施例已为本领域4支术人员所知悉，故在此不在赘述。
至目前揭露的加总内文中，谐波抑制频率转换器可通过使用多个并联 TSC(tri-state chopper)电路，每一 TSC电路由两逻辑信号所控制，以使多 个并联MLT-3乘法运算，接着，执行此些乘法运算结果的加权总和(weighted sum)。特别地，T产T-产T/3及T^T/6的MLT-3波具有零第三级谐波的特性,
且通过使用这特定的MLT-3波的三个并联MLT-3乘法运算的加权总和 (weighted sum)以使完美谐波拒斥达到第九级的要求。在另一实施例中， T产T-产3T/8及T。= T/8的MLT-3波比方波具有较低谐波成分，且通过使用这 特定的MLT-3波的三个并联MLT-3乘法运算的加权总和(weighted sum)以使 完美谐波拒斥达到第五级的要求。
一般而言，设计者可通过选择较佳地一MLT-3波、多数具各自加权的并 联TSC电路而自由地设计适合电路以达到具有期望谐波拒斥的混合波。
三态截波器基频转换接收器
在直接转换接收器内，正交频率转换器必须包含同相(In-phase)转换路 径及正交(quadrature)转换路径。上述提及的以TSC为基础的转换原理可延 续至正交频率转换。于图10所示，正交频率转换器使用多个TSC电路。输 入信号RF分别通过同相转换路径及正交转换路径转换为同相信号I及正交 输出信号Q。此同相转换路径包含第一群增益元件(1010-11、 1020-21等)、 使用第一群控制信号(SN—II、 ZR—II、 SN—21、 ZR_2I等)的第一群TSC电路 (1020_1I、 1020_2I等)及第一加总元件10301。而正交转换路径包含第二群 增益元件(1010-1Q、1010—2Q等)、使用第二群控制信号(SN—1Q、ZR—1Q、SN—2Q、 ZR_2Q等)的第二群TSC电路(1020一1Q、 1020—2Q等)及第二加总元件1030Q。 所有"sign"信号(S汇II、 SN一1Q、 SN—21、 SN-2Q等)必为相同周期(T)，而 所有"zero"信号(ZR—II、 ZR一IQ、 ZR —21、 ZR—2Q等)必为相同周期(T/2)。 正交转换路径大体上与同相转换路径具有相同电路。同样地，用于正交转换 路径的控制信号(如SN—1Q、 ZR_1Q、 SN_2Q、 ZR_2Q等)的各自波形大致上与 用于同相转换路径的控制信号(如SN_1I、 ZR_1I、 SN—21、 ZR—2I等)类似， 然而用于正交转换路径的控制信号波形相对于在同相转换路径内的控制信 号波形则有近似固定的时序偏移量T/4。举例来说，SN—1Q与SN_1I具有相 同波形，但SllQ相对于SN—II有固定的不变的时序偏移量T/4，及ZR-1Q 与ZR_1I具有相同波形，但ZR-1Q相对于ZR-1I有固定的时序偏移量T/4。 以此方式，每一TSC电路能有效地执行MLT-3乘法运算，其中，在正交转换 路径内TSC电路的任一MLT-3波相对于在同相转换路径内的任一MLT-3波具 有时序偏移量T/4。
在一重要特定的实施例中，设计者在同相转换路径内使用三个TSC电路 及在正交转换路径内使用另外三个TSC电路，且依下列数学演算式而有效地
合成同相混合波及正交混合波鳥，如下所示
MG(f) = .ikftn(f + r - r/4)+ G2. MiT3(f -r/4)+ G3 MZT3(r — r - r/4)
至此，MLT-3波由用于每一TSC电路的信号sign及信号zero所决定，T 为MLT-3波的周期，t为时间偏移量。在第一实施例中，MLT-3波是选择T产 T—产T/3且T产T/6、 t=T/12、 Gl= G3及G2=2 cos (丌/6) Gl，在此状况下， 能将拒斥达到第9级谐波混合的正交降转是被允许的。在第二实施例中， MLT-3波中选择T产T—产3T/8且T产T/8、 t=T/8、 Gl= G3及G2=2cos (丌/4) Gl，在此状况下，能将拒斥达到第5级谐波混合的正交降转是被允许。
如图11所示，其绘示一应用于电视调谐器的直接转换接收器的方块示 意图。图中可知，接收器1100包含前置滤波器(pre-filter)1100、低噪声 放大(low-noise amplifier , LNA)1120 、 选择性滤波器(optional filter) 1125、以TSC为基础的频率转换器1130、同相(In-phase)路径I及 正交(quadrature)路径。同相路径I包含第一低通滤波器(low pass filter, LPF)1140_I及第 一模拟至数字转换器(analog-digital converter, ADC) 1150—1。正交路径Q包含第二低通滤波器1140-Q、第二 ADC 1150—Q、 时钟产生器1160及控制信号产生器1170。由天线所接收的输入信号RF_IN 经前置滤波器111G滤波后，再经LNA112G放大，接着经选择性滤波器1125 滤波，再通过TSC基频转换器1130转换为两种信号1135 —I及1135—Q。信号 1135-1经第一低通滤波器1140-1滤波后，通过第一 ADC 1150-1而被数字化 为第一输出信号BB—I，同时，信号1135-Q经第二低通滤波器1140_Q滤波后， 通过第二 ADC 1150-Q而被数字化为第二输出信号BB_Q。时钟产生器1160接 收参考时钟REF、第一组参数P1、第二组参数P2及控制信号BAND,且产生 第一时钟信号CLK及第二时钟信号ACLK。第一时钟信号CLK的频率是与待转 换的被期望射频信号的频率具有特定的关系；举例来说，根据MLT-3,或 MLT-3(1/3)被选择时，则第一时钟信号CLK的频率分别为待转换的已期望的射 频信号的频率8倍或12倍。控制信号产器117接收此第一时钟信号CLK及 控制信号MODE且产生多个"sign"控制信号(SN)及多个"zero"控制信号 (ZR)。这些SN及ZR信号被提供至以TSC为基础的频率转换器1130。第二时
钟信号ACLK被提供至ADC 1150-1及1150_Q以作为模拟数字转换的主时钟。 在一实施例中，以TSC为基础的频率转换器1130是通过使用图IO的TSC基 频转换器1000来建立。
图12显示图11的控制信号产生器1170的实施电路。此控制信号产生 器1170接收第一时钟CLK及控制信号MODE且产生第一群控制信号(SN—II、 ZR_1I、 SN_2I、 ZR_2I、 SN—2I及ZR—21)及第二群控制信号(SN-1Q、 ZR—1Q、 SN_2Q、 ZR-2Q、 SN-2Q及ZR—2Q)。控制信号MODE决定MLT-3波的使用当 M0DE=1，使用MLT-3(3/8),否则使用MLT-3(1/3)。令待转换的欲得射频信号周期 为T。当M0DE=1,时钟信号CLK的周期为T/8,否则时钟信号CLK的周期为 T/12。此时钟信号CLK经第一除2计数器(divide-by-2 counter) 1210进行 除降，以产生第二时钟CLK2。第二时钟CLK2经除3计数器(divide-by-3 counter) 1220进一步进行除降，以产生第三时钟CLK6。此时钟信号CLK经 除4计数器(divide-by-4 counter) 1215进行除降，以产生第四时钟CLK4。 第一多工器1211在CLK4与CLK6中选出第五时钟CLK，:当M0DE=1， CLK4被 选出，否则CLK6被选出。另一实施例中，CLK，具有T/2。 CLK，更进一步被 第二除2计数器1230进行除降以产生具周期T的第六时钟CLK，，。第一暂 存器阵列包含数据触发器(data flip flop, DFF) 1241-1246,是用作于第一 时钟CLK的上缘部时对CLK，进行取样，以产生三个"zero"信号，分别为 ZR_1、 ZR—2及ZR—3,及三个中间信号Z1、 Z2及Z3。此三个"zero"信号及 三个中间信号具有相同的T/2周期及相同的1/4或1/3工作周期，但依控制 信号M0DE的值，此些信号的时序间隔为T/8或T/12。第二暂存器阵列包含 数据触发器(data flip flop, DFF) 1251-1257是用于第一时钟CLK的上缘部 时对第六CLK"进行取样，以产生三个同相SN-l、 SN- 2及SN-3 "sign"信 号，及三个中间信号S1、 S2及S3。此三个sign信号具有相同的T周期及相 同的l/2工作周期，但依控制信号MODE的值，时序间隔为T/8或T/12。三 个多工器1261-1263在(ZR—31、 Z1及Z2)及(Z1、 Z2及Z3}进行选择以产生 正交信号"zero":当M0DE=1,则ZR_3I、 Zl及Z2被选出以分别作为ZR—1 Q、 ZR—2Q及ZR—3Q;否则，Zl、 Z2及Z3被选出以分别作为ZR—1 Q、 ZR—2Q及 ZR—3Q 。在忽略MODE值的情况下，则ZR -1Q 、 ZR - 2 Q及ZR—3Q分别相对于ZR _ 11 、 ZR—21及ZR一31具有T/4的偏移量。另外三个多工器1271-1273在{SN—31、 S1及S2)及(S1、 S2及S3)进行选择以产生正交信号"sign":当M0DE=1时，
SN_3I、 Sl及S2 #皮选出以分另'J作为SN_1Q、 SN一2Q及SN—3Q;否贝'J, Sl、 S2 及S3被选出分别作为SN-1Q、 SN—2Q及SN-3Q。在忽略MODE值的情况下，则 SN-1Q、 SN—2Q及SN—3Q分别相对于SN—II、 SN—2I及SN—31具有T/4的偏移 量。请注意，由于多一个DFF(1251)设置在第二暂存器阵列内，因而，依照 M0DE的值，此三个"sign"信号相较于前述三个"zero"信号具有额外延迟 T/8或T/12。
如图13所示，此图为图11的时钟产生器1160的一实施电路。图中可 知，时钟产生器1160包含用于接收参考时钟REF及第一组参数P1且产生 第一中间时钟信号Cl的第一相位锁定回路PLL1 1310、用于接收参考时钟 REF及第二组参数P2且产生第二中间时钟信号C2的第二相位锁定回路PLL2 1320及用于接收第一中间时钟信号Cl、第二中间时钟信号C2及控制信号 BAND且产生第一时钟CLK与第二时钟ACLK的两个多工器1330及1340。当 控制信号BAND=1,选出用于第一时钟CLK的第一中间时钟信号Cl及用于第 二时钟ACLK的第二中间时钟信号C2,否则选出用于第一时钟CLK的第二中 间时钟信号C2及用于第二时钟ACLK的第一中间时钟信号Cl。本实施例中相 位锁定回路电路的详细电路实施例已为本领域技术人员所知悉，故在此不在 赘述。参数PI及参数P2是分别用于控制第一相位锁定回路PLL1与第二相 位锁定回路PLL2的电路必要参数。这些参数为与设计相关且可包含下列参 数参考分割比(division ratio)、反馈分割比、输出分割比及一组电路元 件的数值(电阻、电容、电流源等)。每一第一相位锁定回路PLL1与第二相 位锁定回路PLL2具有涵盖某一特定频率范围的可控制振荡器。 一般而言， 在第一相位锁定回路电路PLL1内的可控制振荡器涵盖频率范围与在第二相 位锁定回路电路PLL2内的可控制振荡器涵盖的频率范围最好不要重迭。至 此，可使得时钟产生器1160比有重迭现象更能涵盖较宽广的频率范围。请 再参阅图11，参数P1、参数P2、控制信号BAND及控制信号MODE是根据待 被降转的名炎得的射频信号频率而设定。令待降转的射频信号频率为1/T。 一 般而言，除非于时钟产生器1160内的第一相位锁定回路电路PLLl及第二相 位锁定回路电路PLL2无法产生12/T频率，否则最好将控制信号MODE设为 0(如MLT-3"")波被使用于正交频率转换器1130)。亦是，无论何时尽量从第 一相位锁定回路电路PLL1或第二相位锁定回路电路PLL2产生所需的时钟 (频率12/T)，则设计者可较佳地选择MLT-3("3)(超出MLT-3(3/8))以达到较好的
谐波拒斥。 一旦控制信号MODE被设定时，控制信号BAND依相位锁定回路电 路PLL所产生的所需的时钟CLK (频率12/T或8/T)而设定。若第一相位锁定 回路电路PLL1及第二相位锁定回路电路PLL2皆可产生所需时钟CLK，则可 选出及产生较佳的时钟(具较少的抖动(j i t ter))。相对于时钟CLK的频率必 须被调整以响应被降转的无线射频频率，第二时钟ACLK的频率不需要调整， 因此可设定为有固定值。当然，设计者仍可调整第二时钟ACLK的频率；然而， 此举并无任何好处。 一旦控制信号BAND及控制信号MODE被设定时，参数Pl 及参数P2亦被设定，以使第一中间时钟信号CI及第二中间时钟信号C2的 其一(在图13内的时钟产生器H60)具有12/T频率(当控制信号MODE-0)或 8/T频率(当控制信号M0DE=1)而其余的时钟信号具有特定值的频率。 另一实施例
如上述所题及的技术内文可知，本发明可以多种形式来实现，例如
1. 附加在相关联TSC电路(于频率转换路径)的增益元件，用以有效缩 放TSC电路所执行的MLT-3乘法运算，此增益元件能被设置在TSC电路之前 或TSC电路之后。举例来说，于图8中增益级IOIO-II能被设置在TSC 1020-11 之前，但同样地也能被设置在TSC 1020-11之后。在图10中，若增益元件 1010—11被置放在TSC 1020—11之后(如增益元件1010—21被设置在TSC 1020—21之后，增益元件1010-1Q被设置在TSC 1020-1Q等等)，则其余的增 益元件也可同样地被置放在各自TSC电路之后，致使所有并联的路径亦有良 好的相配。
2. 附加在相关联TSC电路(于频率转换路径)的增益元件，用以有效缩 放TSC电路所执行的MLT-3乘法运算，且此增益元件是使用电流模式 (current-mode)装置,如转导放大器(trans conductance amplifier)或电 压模式(voltage-mode)装置，如运算放大器(operational amplifier)的其 一来实现。
3. 用于对多个以TSC为基础的频率转换电路的所有输出信号进行加总 的加总电路，其可由下列方式得以实现，(1)当在TSC基频转换路径内所有 的增益元件以电流模式装置来实现，将所有输出端的直接相连接，或(2)当 在TSC基频转换路径内所有的增益元件以电压模式装置来实现时，以运算放 大器来实现加总电路。
4. 设计者可选择在数字时域内实现"缩放"及"加总"功能，以取代
多个用来实现"缩放"功能的模拟增益元件及用来将多个转换路径的输出信 号加总的模拟加总电路。在数字时域的实施例不需要模拟增益元件，其分别
地使用多个TSC电路以将输入射频信号转换为多个转换信号，此些转换信号 分别地由多个低通滤波器进行滤波，而此些低通滤波器的输出信号由多个模 拟至数字转换器被数字地为多个数字字符；此些数字字符分别地由多个数字 式增益元件进行缩放；最后将缩放后的数字字符加总在一起以产生最终输出 信号。请参阅图11，当在TSC基频转换电路1130内于数字时域内实现"缩 放"及"加总"功能时，信号11351与信号1135Q为最后已数字化基频输出 信号，而低通滤波器1140—I与低通滤波器1140—Q及ADC 1150—1与ADC 1150_Q 必须被移除。
5. MLT-3⑩)及MLT-3"")正好是以"sign"信号及"zero"信号来实现的 MLT-3波的两适宜的范例。设计者能实现通过较佳地选择用于"sign"信号 及"zero"信号的多个周期、工作周期及时间偏移量来实现其余MLT-3波。 设计者可选择MLT-3(1/2),其中此MLT-3,为MLT-3波通过将"zero"信号设 为逻辑性低状态而衰退为方波的特例。
6. 使用具三个"sign"信号及"zero"信号的三个TSC电路以实现频 率降转正好是适宜的范例。设计者自由地选择具适当时间的"sign"信号及
"zero"信号的TSC电路并适当加权以实现频率降转而达到谐波拒斥的期望 的成效。
7. 设计者可从超过多个MLT-3波中选择来取代在两MLT-3波(如MLT-3(3/s) 及MLT-3""))。举例来说，设计者可在MLT-3("2)、 MLT-3(，及MLT-3"")中选择 用于带降转的无线射频频率。此实施例中，此控制信号MODE必需具有三个 可能的数值。
8. 设计者可选择使用专用MLT-3波(如MLT-3"")或MLT-3""))，来取代 在两MLT-3波(如MLT-3朋)及MLT-3,)中选择。此实施例中，设计者不需要 M0DE信号，且图12所示的控制信号产生器1170可大幅度地被简化。举例来 说，依照MLT-3波被使用的情形，在图12内的控制信号产生器1170的所有 的多工器可被移除，同样地， 一些除降计数器可被移除。
9. 设计者可选择以使用超过两相位锁定回路电路但只能在这些相位锁 定回路电路的其中中选择以产生第一时钟CLK及第二时钟ACLK,来取代使用 两相位锁定回路电路而产生第一时钟CLK及第二时钟ACLK。此种配置方式需
要4支多的电路，但存有一优势，亦是对于每一相位锁定回路电路的频率范围
的需求可被减低。此实施例，控制信号BAND具有超过两种可能数值。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何 本领域技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润 饰，因此本发明的保护范围当视所附的权利要求范围所界定者为准。
权利要求
1.一种接收器，包含增益元件，用于接收输入信号及产生已放大信号；正交转换器，用于接收该已放大信号、第一组三态信号及第二组三态信号，且用于产生第一中间信号及第二中间信号；第一滤波器，用于接收该第一中间信号及产生第三中间信号；第二滤波器，用于接收该第二中间信号及产生第四中间信号；第一模拟数字转换器，用于接收该第三中间信号及产生第一输出信号；第二模拟数字转换器，用于接收该第三中间信号及产生第二输出信号；以及控制信号产生器，用于产生该第一组三态信号及该第二组三态信号。
2. 根据权利要求1所述的接收器，其中该接收器为电视调谐器。
3. 根据权利要求1所述的接收器，其中在该第一组三态信号内所有的三 态信号及在该第二组三态信号内所有的三态信号具有实质上相同的周期性，且具有实质上相同的波形。
4. 根据权利要求3所述的接收器，其中在该第 态信号具有不同的时序偏移量。
5. 根据权利要求4所述的接收器，其中在该第 态信号具有不同的时序偏移量。
6. 根据权利要求1所述的接收器，其中在该第 态信号是通过两个二进制信号来表示。
7. 根据权利要求6所述的接收器，其中两个二进制信号皆为周期性的， 且两个二进制信号的其一的频率实质上为两个二进制信号的另一的两倍。
8. 根据权利要求1所述的接收器，其中该接收器包含多个相位锁定回路。
9. 根据权利要求8所述的接收器，其中该接收器还包含时钟选择电路， 用以产生第一时钟以及第二时钟，其中该控制信号产生器产生该第一组三态 信号及该第二组三态信号以响应该第二时钟。
10. 根据权利要求9所述的接收器，其中该控制信号产生器包含计数器， 用以接收该第二时钟及产生除频时钟。
11. 根据权利要求IO所述的接收器，其中该控制信号产生器还包含多个一组三态信号内所有的三 二组三态信号内所有的三 一组三态信号内所有的三 取样电路，该些取样电路根据该第二时钟的一边缘运作，以自该除频时钟产 生多个已取样时钟。
12. 根据权利要求11所述的接收器，其中在该第一组三态信号或该第二 组三态信号内，至少一些该已耳又样的时钟形成至少一部分该些三态信号。
13. —种处理输入信号方法，该方法包含 放大该输入信号以产生已放大信号；分别地使用第一组三态信号及第二组三态信号以将该已放大信号降转为 两个中间信号；滤波该第 一 中间信号以产生第三中间信号；滤波该第二中间信号以产生第四中间信号；根据第 一 时钟以将该第三中间信号数字化为第 一输出信号；根据该第 一 时钟以将该第四中间信号数字化为第二输出信号；以及根据第二时钟而产生该第 一组三态信号及该第二组三态信号。
14. 根据权利要求13所述的方法，其中进行放大的步骤包含滤波功能。
15. 根据权利要求n所述的方法，其中在该第一组三态信号内所有的三 态信号及在该第二组三态信号内所有的三态信号具有实质上相同的周期且具 有实质上相同的波形。
16. 根据权利要求15所述的方法，其中在该第一组三态信号内所有的三 态信号具有不同的时序偏移量。
17，根据权利要求16所述的方法，其中在该第二组三态信号内所有的三态信号具有不同的时序偏移量。
18. 根据权利要求13所述的方法，其中在该第一组三态信号内每一三态 信号通过两个二进制信号来表示，且在该第二组三态信号内每一三态信号亦 是如此。
19. 根据权利要求18所述的方法，其中两个二进制信号皆为周期性的， 且两个二进制信号的其一的频率实质上为两个二进制信号的另一的两倍。
20. 根据权利要求13所述的方法，其中该方法还包含 依据参考时钟以产生该第 一 时钟及该第二时钟。
21. 根据权利要求20所述的方法，其中该产生该第一时钟及该第二时钟的步骤还包含依据参考时钟以产生多个中间时钟；以及 在该多个中间时钟中进行选取以产生该第一时钟及该第二时钟。
22. 根据权利要求13所述的方法，其中产生该三态信号步骤还包含使用除频计数器对该第二时钟进行除频以产生除频时钟。
23. 根据权利要求22所述的方法，其中产生该三态信号步骤还包含 使用根据该第二时钟而运作的多个取样电路，以依据该除频时钟来产生多个已取样时钟。
24. 根据权利要求23所述的方法，其中在该第一组三态信号或该第二组 三态信号内，至少一些该已取样的时钟形成至少一部分该些三态信号。
全文摘要
本发明是揭露一种直接转换方法。此方法包含将输入信号放大以产生已放大信号；通过分别地使用第一组三态信号及第二组三态信号以将已放大信号降转为两中间信号；对第一组中间信号进行滤波以产生第三中间信号；对第二组中间信号进行滤波以产生第四中间信号；根据第一时钟将第三中间信号数字化至第一输出信号；根据第一时钟将第四中间信号数字化至第二输出信号；以及根据第二时钟产生此第一组三态信号及此第二组三态信号。
文档编号H04N5/50GK101106662SQ20071010415
公开日2008年1月16日 申请日期2007年5月21日 优先权日2006年5月21日
发明者林嘉亮 申请人:瑞昱半导体股份有限公司