专利名称：信号转换器电路的制作方法
技术领域：
本发明涉及一种信号转换器电路。
背景技术：
通常，计算机系统包括许多集成电路，它们彼此互相通信以执行系统应用程序。计算机系统经常包括一个或多个主控制器和一个或多个电子子系统组件，例如双列直插式存储器模块(DIMM)、图形卡、音频卡、传真卡及调制解调器卡。为了执行系统功能，主控制器和子系统组件通过通信链路通信，例如串行通信链路。串行通信链路包括执行完全缓冲式DIMM(FB-DIMM)的高级存储器缓冲器(AMB)标准、外设部件互连快速(PCIe)标准的链路，或任何其它适当的串行通信链路系统。
AMB芯片是FB-DIMM中的关键器件。AMB具有两个串行链路，一个用于上行数据流通信业务，另一个用于下行数据流通信业务，以及连到板上存储器的总线，例如在FB-DIMM中的动态随机存取存储器(DRAM)。从主控制器通过下行数据流串行链路(南向(southbound))发送的串行数据被暂时缓冲，随后能被发送到FB-DIMM中的存储器。串行数据包括地址、数据和给存储器的命令信息，其在AMB中被转换并发送到存储器总线。AMB按照主控制器的指示从存储器写入和读出数据。读取的数据被转换为串行数据，并通过上行数据流串行链路(北向(northbound))发送回主控制器。
AMB还作为在相同通道的FB-DIMM之间的转发器来运行。AMB将从连接到主控制器或上AMB的主南向链路而来的信息，通过次南向链路传递到在下一个FB-DIM 中的下AMB。AMB从次北向链路接收在下FB-DIMM中的信息，并且在将该信息与其自身的信息合并后，将它通过主北向链路发送到上AMB或主控制器。这在FB-DIMM之间构成了菊花链(daisy chain)。FB-DIMM通道结构的关键属性是在主控制器与通道上的FB-DIMM之间的高速、串行、点到点连接。AMB标准是基于串行差分信号传输的。
PCIe也是高速、串行链路，其通过差分信号对传输数据。PCIe链路构建在称为“巷道(lane)”的双向、串行、点到点连接的周围。在所述电平下，每个巷道使用两个单向低压差分信号传输对，发射对和接收对，用于每一巷道的总共四个数据线。在任意两个PCIe器件之间的连接被称为链路，并由一个或多个巷道的集合来构建。所有PCIe器件最低限度支持单巷道(x1)链路。器件可选地支持由x2、x4、x8、x12、x16、x32或更多巷道构成的更宽的链路。
高速通信链路，例如AMB和PCIe链路，经常使用低摆动电流型逻辑(CML)信号来传输数据。由于处理的信号通常是通过高摆动、轨至轨(rail-to-rail)互补金属氧化物半导体(CMOS)电路来实现，因此CML信号通过信号转换器电路转换为CMOS逻辑电平信号，以处理接收的数据。在高速情况下，信号转换器电路会经受脉冲宽度和占空比失真，这会导致在器件之间的不可靠地通信。此外，脉冲宽度和占空比失真经常随处理、电压和/或温度参数的变化而增大，这导致了在器件之间通信不可靠地更大可能性。
由于这些和其它原因，需要本发明。
发明内容
本发明的一个方面提供了信号转换器电路，其包括输入电路和输出电路。该输入电路被配置用于接收电流型逻辑信号，并基于电流型逻辑信号提供差分输入信号。该输出电路被配置用于接收差分输入信号，并基于差分输入信号提供轨至轨输出信号。该输出电路被配置用于响应于在各个差分输入信号中的共同边缘类型来切换轨至轨输出信号。
附图被包括用以提供对本发明的进一步的理解并且被并入和构成该说明书的一部分。这些图示出本发明的实施例并且与描述一起用来解释本发明的原理。将容易领会本发明的其它实施例和本发明的多个预期的优点，因为参考以下详细描述它们将变得更好理解。这些图的元件不一定相对于彼此按比例绘制。相似的参考数字表示相应的相似部分。
图1是示出根据本发明的计算机系统的一个实施例的示意图。
图2是示出信号转换器电路的一个实施例的图。
图3是示出转换器输入电路的一个实施例的图。
图4是示出转换器输出电路的一个实施例的图。
图5是示出信号转换器电路的一个实施例的运行的时序图。
图6是示出相对于电源的正/负栅极驱动信号和正/负轨至轨CMOS信号的占空比的图。
图7是信号转换器电路的一个实施例中，用于轨至轨输出信号的占空比的工艺、电压和温度转角(corner)分析表。
图8是示出蒙特卡罗(Monte Carlo)分析结果的图，其表示信号转换器电路的一个实施例中的不匹配的影响。
具体实施例方式
在以下详细描述中，参考附图，其形成该描述的一部分，并且其中借助所示的可以实施该存储器件和方法的具体实施例来说明。在这点上，参考所描述的图的方向使用方向术语，例如“顶部”、“底部”、“前”、“后”、“超前”、“拖尾”等。由于所描述的存储器件的实施例的部件可以沿多种不同的方向设置，所以方向术语用于说明的目的并且决不是限制。要理解的是，可以利用其他的实施例并且在不脱离本发明的范围的情况下可以进行结构或逻辑改变。因此，以下的详细描述不是以限制的意义来进行的，并且本发明的范围由所附权利要求限定。
图1是示出根据本发明的计算机系统20的一个实施例的图。计算机系统20包括主控制器22和子系统组件24。主控制器22通过通信链路26电耦接到子系统组件24。主控制器22通过通信链路26控制子系统组件24来提供系统功能。在一个实施例中，主控制器22是存储器控制器。。在一个实施例中，子系统组件24是FB-DIMM，并且主控制器22控制该FB-DIMM来提供系统存储器功能。在其它实施例中，子系统组件24是任何适当的子系统组件，例如图形卡、音频卡、传真卡或调制解调器卡，并且主控制器22控制子系统组件24来提供相应的系统功能。
子系统组件24包括信号转换器电路28，其接收CML信号，并将CML信号转换为轨至轨输出信号。轨至轨输出信号在此称为CMOS输出信号，包括基本上为VSS的低逻辑电平和基本上为VDD的高逻辑电平。信号转换器电路28向子系统组件24中的CMOS电路提供CMOS输出信号，以处理收到的数据。
在一个实施例中，信号转换器电路28从CML信号采样器接收CML信号，在此子系统组件24通过通信链路26从主控制器22接收CML信号。前置放大器和CML信号采样器位于通信链路26和在子系统组件24中的信号转换器电路28之间。CML信号采样器接收并采样CML信号，并且信号转换器电路28从CML信号采样器接收CML信号。
在一个实施例中，信号转换器电路28从子系统组件24中的电路接收CML信号，例如CML时钟信号。在其它实施例中，信号转换器电路28从任何适当的CML信号源接收CML信号。
信号转换器电路28提供差分输入信号，其与CML信号相对应。信号转换器电路28响应于各个差分输入信号中的共同边缘类型，例如下降沿或上升沿，来切换CMOS输出信号。响应于差分输入信号中的共同边缘类型来切换CMOS输出信号减小了CMOS输出信号中的脉冲宽度和占空比失真。在一个实施例中，信号转换器电路28响应于其中一个差分输入信号中的下降沿，将CMOS输出信号切换到一个状态，并且响应于其中另一个差分输入信号中的下降沿，将CMOS输出信号切换到另一个状态。
在一个实施例中，信号转换器电路28接收CML信号，并提供与CML信号相对应的差分输入信号，在此信号转换器电路28提供差分输入信号中的共模电压，其基本上等于CMOS反相器的阈值。在一个实施例中，信号转换器电路28接收CML信号，并提供与CML信号相对应的差分输入信号，在此信号转换器电路28提供在差分输入信号中的差分电压摆动，其大于CML差分电压摆动。
通信链路26包括一个或多个差分信号对，其在主计算机22和子系统组件24之间传输数据。在一个实施例中，通信链路26包括一个差分信号对。在一个实施例中，通信链路26包括多个差分信号对，其通过通信链路26双向传输数据。
在一个实施例中，子系统组件24是FB-DIMM，其是通过通信链路26与主控制器22以菊花链相连的多个FB-DIMM中的一个。每个以菊花链相连的FB-DIMM包括AMB，其提供FB-DIMM AMB串行通信链路。FB-DIMM AMB串行通信链路包括通信链路26的差分对中的CML信号。每个FB-DIMM包括一个或多个信号转换器电路28，其接收CML信号，并将CML信号转换为CMOS输出信号。信号转换器电路28向FB-DIMM子系统组件24中的CMOS电路提供CMOS输出信号，以处理收到的数据。
在一个实施例中，主控制器22和子系统组件24提供在通信链路26中的PCIe串行通信链路。PCIe串行通信链路是AC耦接的接口，其包括在通信链路26的差分对中的CML信号。每个子系统组件24包括一个或多个信号转换器电路28，其接收CML信号，并将CML信号转换为CMOS输出信号。信号转换器电路28向子系统组件24中的CMOS电路提供CMOS输出信号，以处理收到的数据。在其它实施例中，主控制器22和子系统组件24通过任何适当的通信链路通信。
图2是示出信号转换器电路28的一个实施例的图，其通过输入路径38接收CML信号，并通过输出路径30提供CMOS输出信号。信号转换器电路28包括转换器输入电路32，其通过差分输入信号路径36电耦接到转换器输出电路34。
输入电路32在38接收CML信号，并在36提供差分输入信号PCMOS。在36的差分输入信号PCMOS是伪CMOS逻辑电平信号，其与在38的CML信号相对应。输入电路32提供在36的差分输入信号PCMOS的差分电压摆动，其大于在38的CML信号的差分电压摆动。输入电路32还提供在36的差分输入信号PCMOS的共模电压，其基本上等于CMOS阈值。提供在36的差分输入信号PCMOS以可靠地驱动输出电路34中的CMOS电路。
输出电路34在36接收差分输入信号PCMOS，并在30提供CMOS输出信号。响应于在36的各个差分输入信号PCMOS中的共同边缘类型，例如下降沿型或上升沿型，输出电路34切换在30的CMOS输出信号。响应于在36的差分输入信号PCMOS中的共同边缘类型来切换在30的CMOS输出信号减小了在30的CMOS输出信号中的脉冲宽度和占空比失真。
在一个实施例中，输出电路34响应于在36的其中一个差分输入信号PCMOS中的下降沿，将在30的CMOS输出信号切换到一个状态，且输出电路34响应于其中另一个差分输入信号PCMOS中的下降沿，将在30的CMOS输出信号切换到另一个状态。在一个实施例中，输出电路34响应于在36的其中一个差分输入信号PCMOS中的上升沿，将在30的CMOS输出信号切换到一个状态，且输出电路34响应于在36的其中另一个差分输入信号PCMOS中的上升沿，将在30的CMOS输出信号切换到另一个状态。
图3是示出转换器输入电路32的一个实施例的图，该转换器输入电路32在38接收差分CML信号，并通过差分输入信号路径36提供差分输入信号。输入电路32在38a接收正CML信号CMLP，以及在38b接收负CML信号CMLN。输入电路32在36a提供正差分输入信号PCMOSP，以及在36b提供负差分输入信号PCMOSN。输入电路32提供在36a的差分输入信号PCMOSP和在36b的PCMOSN中的差分电压摆动，其大于在38a的CML信号CMLP和在38b的CMLN中的差分电压摆动。输入电路32还提供在36a的差分输入信号PCMOSP和在36b的PCMOSN中的共模电压，其基本上等于CMOS阈值，例如CMOS反相器的阈值。提供在36a的差分输入信号PCMOSP和在36b的PCMOSN，以可靠地驱动在输出电路34中的CMOS电路。
输入电路32包括共模电阻器100、第一负载电阻器102、第二负载电阻器104、输入晶体管即负输入晶体管106和正输入晶体管108的差分对、和偏置晶体管110。负输入晶体管106和正输入晶体管108是n沟道金属氧化物半导体(NMOS)晶体管。
共模电阻器100的一侧在112电耦接到电源VDD。共模电阻器100的另一侧通过导电路径114电耦接到第一负载电阻器102的一侧和第二负载电阻器104的一侧。第一负载电阻器102的另一侧通过正信号路径116电耦接到负输入晶体管106的漏-源路径的一侧。第二负载电阻器104的另一侧通过负信号路径118电耦接到正输入晶体管108的漏-源路径的一侧。
负输入晶体管106的漏-源路径的另一侧通过公共源极路径120电耦接到正输入晶体管108的漏-源路径的另一侧和偏置晶体管110的漏-源路径的一侧。偏置晶体管110的漏-源路径的另一侧在122电耦接到基准(reference)，例如地。偏置晶体管110的栅极通过栅极路径124电耦接到偏置电压VBIAS，其导通偏置晶体管110，以便为电流ISS提供电流源。电耦接负输入晶体管106的栅极以在38b接收负CML信号CMLN，并且电耦接正输入晶体管108的栅极以在38a接收正CML信号CMLP。
在38a和38b的正CML信号和负CML信号是差分信号，在此在38a的正CML信号CMLP是高或低中的一个，并且在38b的负CML信号CMLN是高或低中的另一个。正输入晶体管108在38a接收正CML信号CMLP，负输入晶体管106在38b接收负CML信号CMLN。负和正输入晶体管106和108引导电流ISS通过第一负载电阻器102或第二负载电阻器104之一。电流ISS从在112的电源VDD流经共模电阻器100和第一负载电阻器102或第二负载电阻器104之一。在114的缓冲电压VB小于或等于VDD减去ISS乘以共模电阻器100的值的量。此外，在114的缓冲电压VB借助电流ISS的值和共模电阻器100的值被设定为足够高的电压电平，以将正和负输入晶体管106和108保持在饱和区。
如果在38a的正CML信号CMLP是高，并且在38b的负CML信号CMLN是低，那么负输入晶体管106被偏置截止，并且正输入晶体管108被偏置导通，以引导电流ISS通过第二负载电阻器104。在114的缓冲电压VB小于或等于VDD减去ISS乘以共模电阻器100的值的量。在118的负内部电压VIN小于或等于在114的缓冲电压VB减去电流ISS乘以第二负载电阻器104的值的量。在116的正内部电压VIP基本上等于在114的缓冲电压VB。
如果在38a的正CML信号CMLP是低，并且在38b的负CML信号CMLN是高，那么正输入晶体管108被偏置截止，并且负输入晶体管106被偏置导通，以引导电流ISS通过第一负载电阻器102。在114的缓冲电压VB小于或等于VDD减去ISS乘以共模电阻器100的值的量。在116的正内部电压VIP小于或等于在114的缓冲电压VB减去电流ISS乘以第一负载电阻器102的值的量。在118的负内部电压VIN基本上等于在114的缓冲电压VB。
输入电路32还包括在130所示的再生电路。再生电路130包括第一p沟道金属氧化物半导体(PMOS)晶体管132、第二PMOS晶体管134、NMOS输出晶体管即第一NMOS输出晶体管136和第二NMOS输出晶体管138的差分对、和偏置晶体管140。第一PMOS晶体管132的漏-源路径的一侧通过负信号路径118电耦接到正输入晶体管108的漏-源路径的一侧和第二NMOS输出晶体管138的栅极。第二PMOS晶体管134的漏-源路径的一侧通过正信号路径116电耦接到负输入晶体管106的漏-源路径的一侧和第一NMOS输出晶体管136的栅极。第一PMOS晶体管132的漏-源路径的另一侧通过负差分输入信号路径36b电耦接到第一NMOS输出晶体管136的漏-源路径的一侧。第二PMOS晶体管134的漏-源路径的另一侧通过正差分输入信号路径36a电耦接到第二NMOS输出晶体管138的漏-源路径的一侧。
第一NMOS输出晶体管136的漏-源路径的另一侧通过公共源极路径142电耦接到第二NMOS输出晶体管138的漏-源路径的另一侧和偏置晶体管140的漏-源路径的一侧。偏置晶体管140的漏-源路径的另一侧在144电耦接到基准，例如地。偏置晶体管140的栅极被电耦接以在112接收电源VDD，其导通偏置晶体管140以提供小电阻。第一PMOS晶体管132的栅极在146电耦接到基准，例如地，以导通第一PMOS晶体管132。第二PMOS晶体管134的栅极在148电耦接到基准，例如地，以导通第二PMOS晶体管134。
在116的正内部电压VIP和在118的负内部电压VIN是差分信号，在此在116的正内部电压VIP是高或低中的一个，以及在118的负内部电压VIN是高或低中的另一个。第二PMOS晶体管134的漏-源路径和第一NMOS输出晶体管136的栅极在116接收正内部电压VIP。第一PMOS晶体管132的漏-源路径和第二NMOS输出晶体管138的栅极在118接收负内部电压VIN。
如果在116的正内部电压VIP是高，并且在118的负内部电压VIN是低，那么第一NMOS输出晶体管136被偏置导通，并且第二NMOS输出晶体管138被偏置截止。第一NMOS输出晶体管136将在36b的负差分输入信号PCMOSN拉到低电压电平。如果在118的负内部电压VIN处于低电压电平，且在36b的负差分输入信号PCMOSN处于低电压电平，那么第一PMOS晶体管132的电阻变成极其高的电阻值，其将在36b的负差分输入信号PCMOSN与在118的负内部电压VIN隔离。这禁止了在118的负内部电压VIN将正输入晶体管108驱动到线性区中。在118的负内部电压VIN被箝位成大于或等于第一PMOS晶体管132的阈值电压。在36a的正差分输入信号PCMOSP通过第二PMOS晶体管134基本上被拉到在116的正内部电压VIP和在114的缓冲电压VB。
如果在116的正内部电压VIP是低，并且在118的负内部电压VIN是高，那么第一NMOS输出晶体管136被偏置截止，并且第二NMOS输出晶体管138被偏置导通。第二NMOS输出晶体管138将在36a的正差分输入信号PCMOSP拉到低电压电平。如果在116的正内部电压VIP处于低电压电平，且在36a的正差分输入信号PCMOSP处于低电压电平，那么第二PMOS晶体管134的电阻变成极其高的电阻值，其将在36a的正差分输入信号PCMOSP与在116的正内部电压VIP隔离。这禁止了在116的正内部电压VIP将负输入晶体管106驱动到线性区中。在116的正内部电压VIP被箝位成大于或等于第二PMOS晶体管134的阈值电压。在36b的负差分输入信号PCMOSN通过第一PMOS晶体管132基本上被拉到在118的负内部电压VIN和在114的缓冲电压VB。
将在36b的负差分输入信号PCMOSN与在118的负内部电压VIN隔离允许在36b的负差分输入信号PCMOSN达到低于在118的负内部电压VIN的电压电平。此外，将在36a的正差分输入信号PCMOSP与在116的正内部电压VIP隔离允许在36a的正差分输入信号PCMOSP达到低于在116的正内部电压VIP的电压电平。因此，在36a的正差分输入信号PCMOSP和在36b的负差分输入信号PCMOSN具有比在116的正内部电压VIP和在118的负内部电压VIN大的差分电压摆动。
第一和第二NMOS输出晶体管136和138及偏置晶体管140按照一定的尺寸来制造，以便将在36a的正差分输入信号PCMOSP和在36b的负差分输入信号PCMOSN拉到低电压电平，并提供伪CMOS电压摆动。此外，偏置晶体管140作为电阻器工作，以提供在116的正内部电压VIP和在118的负内部电压VIN中的适当的共模电压，来保持正和负输入晶体管106和108处于饱和区中。另外，偏置晶体管140作为电阻器工作，以提供在36a和36b的正和负差分输入信号PCMOSP和PCMOSN中的适当的共模电压电平。
在工作中，正输入晶体管108在38a接收正CML信号CMLP，负输入晶体管106在38b接收负CML信号CMLN。
如果在38a的正CML信号CMLP是低，且在38b的负CML信号CMLN是高，那么正输入晶体管108被偏置截止，且负输入晶体管106被偏置导通，以引导电流ISS流过第一负载电阻器102。在116的正内部电压VIP处于低电压电平，且在118的负内部电压VIN处于高电压电平，基本上等于在114的缓冲电压VB。
如果在38a的正CML信号CMLP是高，且在38b的负CML信号CMLN是低，那么负输入晶体管106被偏置截止，且正输入晶体管108被偏置导通，以引导电流ISS流过第二负载电阻器104。在118的负内部电压VIN处于低电压电平，且在116的正内部电压VIP处于高电压电平，基本上等于在114的缓冲电压VB。
如果在116的正内部电压VIP是高，且在118的负内部电压VIN是低，那么第一NMOS输出晶体管136被偏置导通，且第二NMOS输出晶体管138被偏置截止。第一NMOS输出晶体管136将在36b的负差分输入信号PCMOSN拉到低电压电平。第二PMOS晶体管134将在36a的正差分输入信号PCMOSP拉到高电压电平，其基本上等于在116的正内部电压VIP和在114的缓冲电压VB。
如果在116的正内部电压VIP是低，且在118的负内部电压VIN是高，那么第一NMOS输出晶体管136被偏置截止，且第二NMOS输出晶体管138被偏置导通。第二NMOS输出晶体管138将在36a的正差分输入信号PCMOSP拉到低电压电平。第一PMOS晶体管132将在36b的负差分输入信号PCMOSN拉到高电压电平，其基本上等于在118的负内部电压VIN和在114的缓冲电压VB。
输入电路32提供了在36a和36b的正和负差分输入信号PCMOSP和PCMOSN的伪CMOS逻辑电平信号。输入电路32在36a和36b的正和负差分输入信号PCMOSP和PCMOSN中提供的差分电压摆动大于在38的CML信号中的差分电压摆动。输入电路32还在36a和36b的正和负差分输入信号PCMOSP和PCMOSN中提供了共模电压，其基本上等于CMOS阈值。提供在36a和36b的正和负差分输入信号PCMOSP和PCMOSN以可靠地驱动在输出电路34中的CMOS电路。
图4是示出转换器输出电路34的一个实施例的图。输出电路34通过差分输入信号路径36从输入电路32接收差分输入信号PCMOS，并通过输出路径30提供处于CMOS逻辑电平的CMOS输出信号。输出电路34在36a接收正差分输入信号PCMOSP，以及在36b接收负差分输入信号PCMOSN。输入电路32提供在36a和36b的差分输入信号PCMOSP和PCMOSN中的差分电压摆动，其大于在38a的CML信号中的差分电压摆动。输入电路32还在36a和36b提供差分输入信号PCMOSP和PCMOSN中的共模电压，其基本上等于CMOS阈值。提供在36a和36b的差分输入信号PCMOSP和PCMOSN，以可靠地驱动在输出电路34中的CMOS电路。输出电路34在30a提供正CMOS输出信号CMOSP，以及在30b提供负CMOS输出信号CMOSN。
输出电路34包括在200的交叉耦接的反相器锁存器，在202的第一开关和在204的第二开关。在202的第一开关选择性地将低电压电平或高电压电平耦合到反相器锁存器200的真侧(true side)，第二开关选择性地将低电压电平或高电压电平耦合到反相器锁存器200的补充侧(complement side)。反相器锁存器200在低和高电压电平锁存，以在30a和30b提供锁存的正和负CMOS输出信号CMOSP和CMOSN。
反相器锁存器200包括第一锁存反相器206和第二锁存反相器208。第一锁存反相器206和第二锁存反相器208是CMOS反相器，其响应并提供CMOS逻辑电平。第一锁存反相器206的输入通过真侧路径212电耦接到真侧输出反相器210的输入和第二锁存反相器208的输出。第二锁存反相器208的输入通过补充侧路径216电耦接到补充侧输出反相器214的输入和第一锁存反相器206的输出。真侧输出反相器210和补充侧输出反相器214是CMOS反相器，其响应并提供CMOS逻辑电平。真侧输出反相器210的输出在30a提供正CMOS输出信号CMOSP，补充侧输出反相器214的输出在30b提供负CMOS输出信号CMOSN。
第一开关202包括第一NMOS晶体管202a、第二NMOS晶体管202b、第三NMOS晶体管202c和第四NMOS晶体管202d。第一NMOS晶体管202a的漏-源路径的一侧在218电耦接到电源VDD。第一NMOS晶体管202a的漏-源路径的另一侧在220电耦接到第二NMOS晶体管202b的漏-源路径的一侧。第二NMOS晶体管202b的漏-源路径的另一侧通过真侧路径212电耦接到第三NMOS晶体管202c的漏-源路径的一侧和第一锁存反相器206的输入、真侧输出反相器210的输入和第二锁存反相器208的输出。第三NMOS晶体管202c的漏-源路径的另一侧在222电耦接到第四NMOS晶体管202d的漏-源路径的一侧。第四NMOS晶体管202d的漏-源路径的另一侧在224电耦接到基准，例如地。
第二开关204包括第五NMOS晶体管204a、第六NMOS晶体管204b、第七NMOS晶体管204c和第八NMOS晶体管204d。第五NMOS晶体管204a的漏-源路径的一侧在226电耦接到基准，例如地。第五NMOS晶体管204a的漏-源路径的另一侧在228电耦接到第六NMOS晶体管204b的漏-源路径的一侧。第六NMOS晶体管204b的漏-源路径的另一侧通过补充侧路径216电耦接到第七NMOS晶体管204c的漏-源路径的一侧和第二锁存反相器208的输入、补充侧输出反相器214的输入和第一锁存反相器206的输出。第七NMOS晶体管204c的漏-源路径的另一侧在230电耦接到第八NMOS晶体管204d的漏-源路径的一侧。第八NMOS晶体管204d的漏-源路径的另一侧在231电耦接到电源VDD。
输出电路34包括正信号输入反相器232、234、236和238，其被配置以响应在36a的正差分输入信号PCMOSP；和负信号输入反相器240、242、244和246，其被配置以响应在36b的负差分输入信号PCMOSN。正信号输入反相器232、234、236和238及负信号输入反相器240、242、244和246是CMOS反相器，其响应并提供CMOS逻辑电平。
反相器232的输出通过栅极路径248电耦接到反相器234的输入以及第二NMOS晶体管202b的栅极和第六NMOS晶体管204b的栅极。反相器234的输出在250电耦接到反相器236的输入，并且反相器236的输出在252电耦接到反相器238的输入。反相器238的输出通过栅极路径254电耦接到第一NMOS晶体管202a的栅极和第五NMOS晶体管204a的栅极。
反相器232的输入在36a接收正差分输入信号PCMOSP，并且反相器232将接收的信号反相，以通过栅极路径248向反相器234的输入、第二NMOS晶体管202b的栅极和第六NMOS晶体管204b的栅极提供反相的正差分输入信号。三个反相器延迟后，反相器238通过栅极路径254向第一NMOS晶体管202a和第五NMOS晶体管204a的栅极提供非反相的正差分输入信号。如果在36a的正差分输入信号PCMOSP处于高电压电平，第一NMOS晶体管202a和第五NMOS晶体管204a被偏置导通，并且第二NMOS晶体管202b和第六NMOS晶体管204b被偏置截止。随着在36a的正差分输入信号PCMOSP转变到低电压电平，第二NMOS晶体管202b和第六NMOS晶体管204b被偏置导通，以将电源VDD的高电压电平耦接到反相器锁存器200的真侧，并且将基准(例如地)的低电压电平耦接到反相器锁存器200的补充侧。真侧输出反相器210在30a提供正CMOS输出信号CMOSP中的低电压电平，以及补充侧输出反相器212在30b提供在负CMOS输出信号CMOSN中的高电压电平。在三个反相器延迟后，第一NMOS晶体管202a和第五NMOS晶体管204a被偏置截止，以将反相器锁存器200的真侧与电源VDD隔离，并且将反相器锁存器200的补充侧与所述基准隔离。随着在36a的正差分输入信号PCMOSP转变到高电压电平，第二NMOS晶体管202b和第六NMOS晶体管204b被偏置截止，并且三个反相器延迟后，第一NMOS晶体管202a和第五NMOS晶体管204a被偏置导通，其保持在反相器锁存器200的真侧和补充侧上的电压。
反相器240的输出通过栅极路径256电耦接到反相器242的输入和第三NMOS晶体管202c的栅极和第七NMOS晶体管204c的栅极。反相器242的输出在258电耦接到反相器244的输入，并且反相器244的输出在260电耦接到反相器246的输入。反相器246的输出通过栅极路径262电耦接到第四NMOS晶体管202d和第八NMOS晶体管204d的栅极。
反相器240的输入在36b接收负差分输入信号PCMOSN，并且反相器240将接收的信号反相，以通过栅极路径256向反相器242的输入和第三NMOS晶体管202c与第七NMOS晶体管204c的栅极提供反相的负差分输入信号。三个反相器延迟后，反相器246通过栅极路径262向第四NMOS晶体管202d和第八NMOS晶体管204d的栅极提供非反相的负差分输入信号。如果在36b的负差分输入信号PCMOSN处于高电压电平，那么第四NMOS晶体管202d和第八NMOS晶体管204d被偏置导通，第三NMOS晶体管202c和第七NMOS晶体管204c被偏置截止。随着在36b的负差分输入信号PCMOSN转变到低电压电平，第三NMOS晶体管202c和第七NMOS晶体管204c被偏置导通，以将低电压电平基准(例如地)耦接到反相器锁存器200的真侧，并且将高电压电平电源VDD耦接到反相器锁存器200的补充侧。真侧输出反相器210在30a提供在正CMOS输出信号CMOSP中的高电压电平，以及补充侧输出反相器212在30b提供在负CMOS输出信号CMOSN中的低电压电平。在三个反相器延迟后，第四NMOS晶体管202d和第八NMOS晶体管204d被偏置截止，以将反相器锁存器的真侧与在224的基准隔离，并且将反相器锁存器的补充侧与在231电源VDD隔离。随着在36b的负差分输入信号PCMOSN转变到高电压电平，第三NMOS晶体管202c和第七NMOS晶体管204c被偏置截止，并且三个反相器延迟后，第四NMOS晶体管202c和第八NMOS晶体管204c被偏置导通。这有效地保持了在反相器锁存器200的真侧和补充侧上的电压。
在工作中，在36a的正差分输入信号PCMOSP是高电压电平或低电压电平中的一个，以及在36b的负差分输入信号PCMOSN是高电压电平或低电压电平中的另一个。在稳态中，如果在36a的正差分输入信号PCMOSP处于高电压电平，以及在36b的负差分输入信号PCMOSN处于低电压电平，那么第一NMOS晶体管202a和第五NMOS晶体管204a被偏置导通，并且第二NMOS晶体管202b和第六NMOS晶体管204b被偏置截止。此外，第三NMOS晶体管202c和第七NMOS晶体管204c被偏置导通，以及第四NMOS晶体管202d和第八NMOS晶体管204d被偏置截止。将反相器锁存器200的真侧和补充侧与电源VDD和所述基准隔离。
随着在36a的正差分输入信号PCMOSP转变到低电压电平，并且在36b的负差分输入信号PCMOSN转变到高电压电平，第二NMOS晶体管202b和第六NMOS晶体管204b被偏置导通，以将在218的高电压电平的电源VDD耦接到反相器锁存器200的真侧，以及将在226的低电压电平的基准耦接到反相器锁存器200的补充侧。此外，第三NMOS晶体管202c和第七NMOS晶体管204c被偏置截止，并且反相器锁存器200的真侧保持与在224的基准隔离，以及反相器锁存器200的补充侧保持与在231的电源VDD隔离。响应于在36a的正差分输入信号PCMOSP的下降沿，真侧输出反相器210在30a提供正CMOS输出信号CMOSP中的低电压电平，补充侧输出反相器212在30b提供负CMOS输出信号CMOSN中的高电压电平。因此，响应于在36a的正差分输入信号PCMOSP的下降沿，设定在30a和30b的正和负CMOS输出信号CMOSP和CMOSN的一个状态。
在三个反相器延迟后，第一NMOS晶体管202a和第五NMOS晶体管204a被偏置截止，以将反相器锁存器200的真侧与在218的电源VDD隔离，并且将反相器锁存器200的补充侧与在226的基准隔离。此外，第四NMOS晶体管202d和第八NMOS晶体管204d被偏置导通，但由于第三NMOS晶体管202c和第七NMOS晶体管204c被偏置截止，反相器锁存器200的真侧保持与在224的基准隔离，且反相器锁存器200的补充侧保持与在231的电源VDD隔离。
随着在36a的正差分输入信号PCMOSP转变到高电压电平，以及在36b的负差输入信号PCMOSN转变到低电压电平，第二NMOS晶体管202b和第六NMOS晶体管204b被偏置截止，并且反相器锁存器200的真侧保持与在218的电源VDD隔离，以及反相器锁存器200的补充侧保持与在226的基准隔离。第三NMOS晶体管202c和第七NMOS晶体管204c被偏置导通，以将在224的低电压电平的基准耦接到反相器锁存器200的真侧，并且将在231的高电压电平的电源VDD耦接到反相器锁存器200的补充侧。响应于在36b的负差分输入信号PCMOSN的下降沿，真侧输出反相器210在30a提供正CMOS输出信号CMOSP中的高电压电平，补充侧输出反相器212在30b提供负CMOS输出信号CMOSN中的低电压电平。因此，响应于在36b的负差分输入信号PCMOSN的下降沿，设定在30a和30b的正和负CMOS输出信号CMOSP和CMOSN的另一个状态。
在三个反相器延迟后，第一NMOS晶体管202a和第五NMOS晶体管204a被偏置导通，但由于第二NMOS晶体管202b和第六NMOS晶体管204b被偏置截止，反相器锁存器200的真侧保持与在218的电源VDD隔离，反相器锁存器200的补充侧保持与在226的基准隔离。第四NMOS晶体管202d和第八NMOS晶体管204d被偏置截止，以将反相器锁存器200的真侧与在224的基准隔离，并且将反相器锁存器200的补充侧与在231的电源VDD隔离。随着在36a的正差分输入信号PCMOSP转变到低电压电平，并且在36b的负差分输入信号PCMOSN转变到高电压电平，这个过程会再发生。
响应于在36a和36b的正和负差分输入信号PCMOSP和PCMOSN的每一个中的共同边缘类型，输出电路34切换在30a和30b的正和负CMOS输出信号CMOSP和CMOSN。响应于在36a和36b的正和负差分输入信号PCMOSP和PCMOSN的下降沿来切换在30a和30b的正和负CMOS输出信号CMOSP和CMOSN，减小了在30a和30b的正和负CMOS输出信号CMOSP和CMOSN中的脉冲宽度和占空比失真。
图5是示出信号转换器电路28的一个实施例的操作的时序图，该信号转换器电路28包括输入电路32和输出电路34。输入电路32接收在300的负CML信号CMLN和在302的正CML信号CMLP。输入电路32在304提供正差分输入信号PCMOSP，以及在306提供负差分输入信号PCMOSN。在304和306的正和负差分输入信号PCMOSP和PCMOSN包括在308的差分电压摆动DVS，其大于在302和300的正和负CML信号CMLP和CMLN中的在310的CML差分电压摆动DVSCML。输入电路32还在312提供在304和306的正和负差分输入信号PCMOSP和PCMOSN中的共模电压VCM，其基本上等于CMOS阈值，例如CMOS反相器的阈值，其为VDD除以2。在304和306的正和负差分输入信号PCMOSP和PCMOSN可靠地驱动输出电路34中的反相器232和240。
输出电路34接收在304的正差分输入信号PCMOSP和在306的负差分输入信号PCMOSN，并在314提供轨至轨正CMOS输出信号CMOSP，以及在316提供轨至轨负CMOS输出信号CMOSN。反相器232在304接收正差分输入信号PCMOSP，并将接收的信号反相，以在318向第二NMOS晶体管202b和第六NMOS晶体管204b的栅极提供正栅极驱动信号GP。反相器238在320向第一NMOS晶体管202a和第五NMOS晶体管204a的栅极提供正延迟的栅极驱动信号GDELP。反相器240在306接收负差分输入信号PCMOSN，并将接收的信号反相，以在322向第三NMOS晶体管202c和第七NMOS晶体管204c的栅极提供负栅极驱动信号GN。反相器246在324向第四NMOS晶体管202d和第八NMOS晶体管204d的栅极提供负延迟的栅极驱动信号GDELN。包括在318的正栅极驱动信号GP、在320的正延迟的栅极驱动信号GDELP、在322的负栅极驱动信号GN和在324的负延迟的栅极驱动信号GDELN的栅极驱动信号中的每一个被设置在CMOS逻辑电平。
在326，在302的正CML信号CMLP从低电压电平转变到高电压电平，并且在304的负CML信号CMLN从高电压电平转变到低电压电平。作为响应，负输入晶体管106从被偏置导通转变到被偏置截止，以及正输入晶体管108从被偏置截止转变到被偏置导通，以引导电流ISS通过第二负载电阻器104。在118的负内部电压VIN转变到低电压电平，并且在116的正内部电压VIP转变到高电压电平，其基本上等于在114的缓冲电压VB。第一NMOS输出晶体管136被偏置导通，以将在306的负差分输入信号PCMOSN拉到在328的低电压电平。第二NMOS输出晶体管138被偏置截止，以及第二PMOS晶体管134将在304的正差分输入信号PCMOSP拉到在330的高电压电平。
响应于在304的正差分输入信号PCMOSP转变到在330的高电压电平，在318的正栅极驱动信号GP转变到在332的低电压电平，以偏置截止第二NMOS晶体管202b和第六NMOS晶体管204b，并且反相器锁存器200的真侧保持与在218的电源VDD隔离，反相器锁存器200的补充侧保持与在226的基准隔离。响应于在306的负差分输入信号PCMOSN转变到在328的低电压电平，在322的负栅极驱动信号GN转变到在334的高电压电平，并且第三NMOS晶体管202c和第七NMOS晶体管204c被偏置导通，以将在224的低电压电平的基准耦接到反相器锁存器200的真侧，以及将在231的高电压电平的电源VDD耦接到反相器锁存器200的补充侧。在336，响应于在306的负差分输入信号PCMOSN的在328的下降沿和在322的负栅极驱动信号GN中的在334的上升沿，在314的正CMOS输出信号CMOSP转变到高电压电平，并且在316的负CMOS输出信号CMOSN转变到低电压电平。因此，响应于在306的负差分输入信号PCMOSN的在328的下降沿，接入或设定在314和316的正和负CMOS输出信号CMOSP和CMOSN的一个状态。
在三个反相器延迟后，在320的正延迟的栅极驱动信号GDELP转变到在338的高电压电平，并且第一NMOS晶体管202a和第五NMOS晶体管204a被偏置导通。然而，由于第二NMOS晶体管202b和第六NMOS晶体管204b偏置截止，反相器锁存器200的真侧保持与在218的电源VDD隔离，反相器锁存器200的补充侧保持与在226的基准隔离。在324的负延迟的栅极驱动信号GDELN转变到在340的低电压电平，并且第四NMOS晶体管202d和第八NMOS晶体管204d被偏置截止，以将反相器锁存器200的真侧与在224的基准隔离，以及将反相器锁存器200的补充侧与在231的电源VDD隔离。在342，在334的低到高转变与在340的高到低转变之间，反相器锁存器200的真侧被拉到低电压电平，并且反相器锁存器200的补充侧被拉到高电压电平。
在344，在302的正CML信号CMLP从高电压电平转变到低电压电平，并且在304的负CML信号CMLN从低电压电平转变到高电压电平。作为响应，正输入晶体管108从被偏置导通转变到被偏置截止，负输入晶体管106从被偏置截止转变到被偏置导通，以引导电流ISS通过第一负载电阻器102。在116的正内部电压VIP转变到低电压电平，并且在118的负内部电压VIN转变到高电压电平，其基本上等于在114的缓冲电压VB。第二NMOS输出晶体管138被偏置导通，以将在304的正差分输入信号PCMOSP拉到在346的低电压电平。第一NMOS输出晶体管136被偏置截止，并且第一PMOS晶体管132将在306的负差分输入信号PCMOSN拉到在348的高电压电平。
响应于在306的负差分输入信号PCMOSN转变到在348的高电压电平，在322的负栅极驱动信号GN转变到在350的低电压电平，以偏置截止第三NMOS晶体管202c和第七NMOS晶体管204c，并且反相器锁存器200的真侧保持与在224的基准隔离，反相器锁存器200的补充侧保持与在231的电源VDD隔离。响应于在304的正差分输入信号PCMOSP转变到在346的低电压电平，在318的正栅极驱动信号GP转变到在352的高电压电平，并且第二NMOS晶体管202b和第六NMOS晶体管204b被偏置导通，以将在218的高电压电平的电源VDD耦接到反相器锁存器200的真侧，以及将在226的低电压电平的基准耦接到反相器锁存器200的补充侧。在354，响应于在304的正差分输入信号PCMOSP的在346的下降沿和在318的正栅极驱动信号GP中的在352的上升沿，在314的正CMOS输出信号CMOSP转变到低电压电平，并且在316的负CMOS输出信号CMOSN转变到高电压电平。因此，响应于在304的正差分输入信号PCMOSP的在346的下降沿，接入或设定在314和316的正和负CMOS输出信号CMOSP和CMOSN的另一个状态。
在三个反相器延迟后，在324的负延迟的栅极驱动信号GDELN转变到在356的高电压电平，并且第四NMOS晶体管202d和第八NMOS晶体管204d被偏置导通。然而，由于第三NMOS晶体管202c和第七NMOS晶体管204c偏置截止，反相器锁存器200的真侧保持与在224的基准隔离，反相器锁存器200的补充侧保持与在231的电源VDD隔离。在320的正延迟的栅极驱动信号GDELP转变到在358的低电压电平，以及第一NMOS晶体管202a和第五NMOS晶体管204a被偏置截止，以将反相器锁存器200的真侧与在218的电源VDD隔离，并且将反相器锁存器200的补充侧与在226的基准隔离。在360，在352的低到高转变与在358的高到低转变之间，反相器锁存器200的真侧被拉到高电压电平，以及反相器锁存器200的补充侧被拉到低电压电平。
随着在302的正CML信号CMLP和在300的负CML信号CMLN在高与低电压电平之间转变，这个过程会再发生。
输入电路32和输出电路34将在302和300的正和负CML信号CMLP和CMLN转换到在314和316的正和负轨至轨CMOS信号CMOSP和CMOSN。输入电路32和输出电路34被配置为对称电路，使得占空比失真依赖于有源和无源部件的匹配特性，并且信号转换器电路28与工艺、电压和温度(PVT)的一阶参数无关。
图6是示出分别相对于电源VDD的在318的正栅极驱动信号GP和在314的正CMOS信号CMOSP的在400和402的占空比的图。在322的负栅极驱动信号GN具有与在318的正栅极驱动信号的在400的占空比相似的占空比，并且在316的负CMOS信号CMOSN具有与在314的正CMOS信号CMOSP的在402的占空比相似的占空比。
在318的正栅极驱动信号GP的在400的占空比在1.3伏的VDD的50％与1.6伏的VDD的44％之间变化。而在314的正CMOS信号CMOSP的在402的占空比在1.3伏的VDD的49％与1.6伏的VDD的50％之间变化。在314的正CMOS信号CMOSP的在402的占空比基本上独立于在318的正栅极驱动信号GP的在400的占空比。作为替代，在314的正CMOS信号CMOSP的在402的占空比基于响应于在306的负差分输入信号PCMOSN中的下降沿(例如在328的下降沿)和在304的正差分输入信号PCMOSP中的下降沿(例如在346的下降沿)的切换。响应于在304和306的正和负差分输入信号PCMOSP和PCMOSN中的共同边缘类型来切换在314和316的正和负CMOS信号CMOSP和CMOSN减小了在314和316的正和负CMOS输出信号CMOSP和CMOSN中的脉冲宽度和占空比失真。
图7是PVT转角分析表410，用于在信号转换器电路28的一个实施例中的在314和316的正和负轨至轨CMOS输出信号CMOSP和CMOSN的占空比。在表410中，在左手栏中的首先两个字母表示NMOS和PMOS器件的速度，在此第一个字母表示NMOS器件的速度，第二个字母表示PMOS器件的速度。字母T表示典型速度，S表示慢速，F表示快速。在左手栏中的最后四个字母表示电压和温度设定，在此该最后四个字母的首先两个表示电压设定，以及该最后四个字母的最后两个表示温度设定。字母TT表示1.5伏的典型电压或典型温度设定，LV表示1.3伏的低电压设定，HV表示1.6伏的高电压设定，LT表示0摄氏度的低温度设定，HT表示125摄氏度的高温度设定。
在302和300的正和负CML信号CMLP和CMLN被提供有400毫伏(mv)差分峰峰电压摆动和100皮秒(ps)的输入边缘速率。数据率是4.8吉比特每秒(Gb/s)，并且输入抖动为零。在114的电压VB等于VDD减去200mv，在此典型的VDD是1.5伏，并且包括从20兆赫兹(MHz)到60MHz的75mv的噪声。在302和300的正和负CML信号CMLP和CMLN以50％占空比振荡的情况下，在314和316的正和负CMOS输出信号CMLP和CMOSN相对于PVT变化以在转角分析表410中所示的48％和50％之间的占空比振荡。在412的慢NMOS、慢PMOS、高电压、和低温度(SS-HVLT)转角，占空比是48％。在414的快NMOS、快PMOS、高电压、和低温度(FF-HVLT)转角和在416的快NMOS、快PMOS、低电压、和高温度(FF-LVHT)转角，占空比是50％。
在418，在此PVT参数是典型的，包括典型的NMOS速度、典型的PMOS速度、典型的电压和典型的温度(TT-TTTT)，占空比是极值之间的中间值49％。其它各个PVT转角导致在48％和50％之间的占空比。在420，慢NMOS、慢PMOS、低电压、和高温度(SS-LVHT)转角导致48.9％的占空比。在422，快NMOS、慢PMOS、低电压、和高温度(FS-LVHT)转角导致49.3％的占空比。在424，慢NMOS、快PMOS、低电压、和高温度(SF-LVHT)转角导致49.2％的占空比，以及在426典型的NMOS、典型的PMOS、低电压、和高温度(TT-LVHT)转角导致49.8％的占空比。
图8是示出蒙特卡罗分析结果440的图，其表示信号转换器电路28的一个实施例中的不匹配的影响。在302和300的正和负CML信号CMLP和CMLN被提供有400mv差分峰峰电压摆动和100ps的输入边缘速率。数据率是4.8Gb/s，并且输入抖动为零。在114的电压VB等于VDD减去200mv，在此典型的VDD是1.5伏，并且包括从20兆赫兹(MHz)到60MHz的75mv的噪声。
在302和300的正和负CML信号CMLP和CMLN以50％占空比振荡的情况下，信号转换器电路28的蒙特卡罗分析表示对于在314和316的正和负CMOS输出信号CMOP和CMOSN，占空比范围在45％和54％之间。在100个结果中，69个表示在48％和51％之间的占空比，最常见的占空比结果是在442的50％和51％之间。
输入电路32和输出电路34将在302和300的正和负CML信号CMLP和CMLN转换为在314和316的正和负CMOS信号CMOSP和CMOSN。输入电路32和输出电路34被配置为对称电路，使得占空比失真随着有源和无源部件的变化而变化很小，并且信号转换器电路28基本上独立于一阶PVT参数。
尽管在此已经示出并说明了特定实施例，但是本领域普通技术人员将意识到多种可替换的和/或等效的实施方式可以替代所示的和所描述的特定实施例，而不会脱离本发明的范围。本申请旨在覆盖在此所述的特定实施例的任何修改或变化。因此，本发明旨在仅由权利要求及其等价物来限制。
权利要求
1.一种信号转换器电路，包括输入电路，其被配置以接收电流型逻辑信号，并基于电流型逻辑信号提供差分输入信号；和输出电路，其被配置以接收差分输入信号，并基于差分输入信号提供轨至轨输出信号，其中该输出电路被配置用于响应于在各个差分输入信号中的共同边缘类型来切换轨至轨输出信号。
2.如权利要求1的信号转换器电路，其中输出电路包括反相器锁存器，其被配置以提供真侧和补充侧，以保持轨至轨输出信号。
3.如权利要求2的信号转换器电路，其中输出电路包括第一开关，其被配置以向反相器锁存器的真侧提供高电压电平和低电压电平；和第二开关，其被配置以向反相器锁存器的补充侧提供高电压电平和低电压电平，其中第一开关向反相器锁存器的真侧提供高电压电平和低电压电平中的一个，以及第二开关向反相器锁存器的补充侧提供高电压电平和低电压电平中的另一个。
4.如权利要求3的信号转换器电路，其中第一开关和第二开关在切换轨至轨输出信号后被断开。
5.如权利要求1的信号转换器电路，其中该输出电路被配置用于响应于在每个差分输入信号中的下降沿来切换轨至轨输出信号。
6.如权利要求1的信号转换器电路，其中该输入电路被配置用于提供差分输入信号中的共模电压，其基本上等于互补金属氧化物半导体反相器的阈值。
7.如权利要求1的信号转换器电路，其中该输入电路被配置用于提供在差分输入信号中的差分电压摆动，其大于电流型逻辑差分电压摆动。
8.一种电流型逻辑信号到轨至轨信号的转换器电路，包括输入电路，其被配置以接收电流型逻辑信号，并基于电流型逻辑信号提供差分输入信号；和输出电路，其被配置以接收差分输入信号，并基于差分输入信号提供轨至轨输出信号，其中该输入电路被配置用于提供差分输入信号中的共模电压，其基本上等于互补金属氧化物半导体阈值，并且该输出电路被配置用于响应于在各个差分输入信号中的共同边缘类型来切换轨至轨输出信号。
9.如权利要求8的转换器电路，其中该输入电路被配置用于提供在差分输入信号中的差分电压摆动，其大于电流型逻辑差分电压摆动。
10.如权利要求8的转换器电路，其中输入电路包括输入晶体管差分对，其被配置以接收电流型逻辑信号，并基于电流型逻辑信号引导电流，以提供共模电压移动的输出信号；和再生电路，其被配置以接收共模电压移动的输出信号，并保持输入晶体管差分对处于饱和。
11.如权利要求8的转换器电路，其中输入电路包括第一电阻器；第二电阻器；第一输入晶体管差分对，其被配置以接收电流型逻辑信号，并基于电流型逻辑信号引导第一电流，其中第一电流流过第一电阻器，以调整差分输入信号中的共模电压；和第二输入晶体管差分对，其被配置以引导第二电流流过第二电阻器，以调整差分输入信号中的共模电压。
12.如权利要求8的转换器电路，其中输出电路包括反相器锁存器，其被配置以提供真侧和补充侧，并保持轨至轨输出信号；第一开关，其被配置以向锁存器的真侧提供高电压电平和低电压电平；和第二开关，其被配置以向锁存器的补充侧提供高电压电平和低电压电平，其中第一开关向锁存器信号的真侧提供高电压电平和低电压电平中的一个，以及第二开关向锁存器的补充侧提供高电压电平和低电压电平中的另一个。
13.一种信号转换器电路，包括用于接收电流型逻辑信号的装置；用于基于电流型逻辑信号提供差分输入信号的装置；用于基于差分输入信号提供轨至轨输出信号的装置；和用于响应于各个差分输入信号中的共同边缘类型切换轨至轨输出信号的装置。
14.如权利要求13的信号转换器电路，其中用于提供轨至轨输出信号的装置包括用于在真侧和补充侧锁存以保持轨至轨输出信号的装置。
15.如权利要求14的信号转换器电路，其中用于切换的装置包括用于将高电压电平和低电压电平中的一个切换到真侧上的装置；和用于将高电压电平和低电压电平中的另一个切换到补充侧上的装置。
16.如权利要求13的信号转换器电路，其中用于提供差分输入信号的装置包括用于提供差分输入信号中的共模电压的装置，该共模电压基本上等于互补金属氧化物半导体反相器的阈值；和用于提供差分输入信号中的差分电压摆动的装置，该差分电压摆动大于电流型逻辑差分电压摆动。
17.如权利要求13的信号转换器电路，其中用于提供差分输入信号的装置包括用于基于电流型逻辑信号提供共模电压移动的输出信号的装置；和用于保持输入晶体管差分对处于饱和的装置。
18.如权利要求13的信号转换器电路，其中用于提供差分输入信号的装置包括用于通过第一电流调整差分输入信号中的共模电压的装置；和用于引导第二电流以调整差分输入信号中的共模电压并提高差分电压摆动的装置。
19.一种将电流型逻辑信号转换成轨至轨信号的方法，包括接收电流型逻辑信号；基于电流型逻辑信号提供差分输入信号；基于差分输入信号输出轨至轨输出信号；以及响应于各个差分输入信号中的共同边缘类型，切换轨至轨输出信号。
20.如权利要求19的方法，其中输出轨至轨输出信号包括在真侧和补充侧锁存以保持轨至轨输出信号。
21.如权利要求20的方法，其中切换轨至轨输出信号包括将高电压电平和低电压电平中的一个切换到真侧上；以及将高电压电平和低电压电平中的另一个切换到补充侧上。
22.如权利要求19的方法，其中提供差分输入信号包括提供差分输入信号中的共模电压，其基本上等于互补金属氧化物半导体反相器的阈值；以及提供差分输入信号中的差分电压摆动，其大于电流型逻辑差分电压摆动。
23.如权利要求19的方法，其中提供差分输入信号包括基于电流型逻辑信号提供共模电压移动的输出信号；以及保持输入晶体管差分对处于饱和。
24.一种将电流型逻辑信号转换成轨至轨信号的方法，包括在晶体管差分对接收电流型逻辑信号；输出差分输入信号，其对应于电流型逻辑信号；将差分输入信号中的共模电压移动至基本上等于互补金属氧化物半导体阈值；将差分输入信号中的差分电压摆动提高至大于电流型逻辑差分电压摆动；以及基于差分输入信号输出轨至轨输出信号。
25.如权利要求24的方法，包括响应于各个差分输入信号中的共同边缘类型，切换轨至轨输出信号。
26.如权利要求25的方法，其中输出轨至轨输出信号包括在真侧和补充侧锁存以保持轨至轨输出信号。
27.如权利要求26的方法，其中切换轨至轨输出信号包括将高电压电平和低电压电平中的一个切换到真侧上；以及将高电压电平和低电压电平中的另一个切换到补充侧上。
28.如权利要求24的方法，其中输出差分输入信号包括保持晶体管差分对处于饱和。
全文摘要
一种信号转换器电路，包括输入电路和输出电路。输入电路被配置以接收电流型逻辑信号，并基于电流型逻辑信号提供差分输入信号。输出电路被配置以接收差分输入信号，并基于差分输入信号提供轨至轨输出信号。输出电路被配置以响应于在各个差分输入信号中的共同边缘类型来切换轨至轨输出信号。
文档编号H04L25/00GK101076010SQ20071010974
公开日2007年11月21日 申请日期2007年4月28日 优先权日2006年4月28日
发明者O·舒马彻, A·布卢姆, K·戈帕拉克里施南, H·帕托威, L·拉维兹 申请人:奇梦达股份公司