专利名称：单频网广播中前向纠错编码状态同步系统的制作方法
技术领域：
本发明涉及一种信息技术领域的单频网同步系统，特别是一种单频网广播中 前向纠错编码状态同步系统。
背景技术：
单频网是一种比较好的广播组网方式，最大的好处就是节省频谱资源，方便 频谱规划。与之相比较，传统的多频网广播同一套节目在不同的地点要切换不同 的频道，并且频谱规划非常复杂，尤其是在对覆盖盲区进行补点的时候，往往在 一个地区附近要花费花几个频段才能实现无缝覆盖。而单频网就克服了这种缺 陷， 一套节目在全国范围内只需要一个频道，并且对覆盖盲区进行补点的时候也 使用同一个频道，不会出现同一个地区同一套节目占用了很多不同频道的现象， 节省了宝贵的频率资源。
目前的单频网广播主要有DVB-T SFN (单频网)，ATSC SFN和ADTB SFN。单 频网的同步通常都是要借助含有同步信息的特殊的TS包(以下简称"同步包")， 即IS013818-1: 2000规定的0MP来完成，比如DVB-T SFN的MIP包，ATSC SFN 中的DTxP包，ADTB-RSFN中的SIP包等等。同步包从单频网适配器传向同步器， 一般不含有所要广播的媒体数据，比如ADTB-R SFN的SIP包。从同步器出来之 后的数据进入数字调制环节。这些单频网广播的数字调制方式一般采用"随机化 ——外编码——外交织——内编码——内交织(可选)"的模式，其中外编码使 用RS编码13，这是一种对字节错误非常有效的纠错编码，比如ATSC和ADTB都 使用了IO (187， 207)的RS码，对一个TS包可以纠正IO个字节错误，并且对 纠正不了的TS包会在错误指示位置1 (详见IS013818-1: 2000);外交织为字节 交织14，即交织过程中不改变字节内部的比特结构；内编码在不同的调制方式 中采用了不同的前向纠错编码(FEC) 15，比如，DVB-T选择了删除巻积码，ATSC 选择了 2/3Trellis码，而ADTB选择了递归系统巻积码(RSC)。因此， 一般的数 字广播调制系统在内交织之前包括随机化模块、RS编码模块、字节交织模块和FEC编码模块。
前向纠错编码出来的码流是由编码器寄存器状态和输入数据决定的，有些前 向纠错编码，比如线型分组码和非递归的巻积码，编码器寄存器的状态总是会在 有限的时间内归于确定的状态，这样编码器输出的码流只和当前有限时间内的几 个输入有关；但是有一些前向纠错编码，比如RSC码(递归系统巻积码)、Trellis 码等，编码器寄存器的状态和不会在有限时间内归于确定的状态，这样编码器输 出的码流和编码器之前输入的数据都相关。
后者在单频网中，会引起同步发射站信号同步的问题。在单频网中， 一旦由 于分发链路误码等原因，造成同步发射站之间前向纠错编码器的寄存器状态不一 致，而以后又由于寄存器状态不会在有限的时间内归于确定状态，之后的输出码 流都将不一致，造成以后的信号失去同步。ATSC和ADTB组建单频网时都遇到了 这个问题，ATSC和ADTB使用的两种内编码方式都不会在有限的时间内将寄存 器状态归于确定的状态，都会引起信号同步的问题。
早期版本的ADTB-R SFN对这个问题的解决方式是定期将编码器的状态清零， 从而达到编码器状态在同步发射站之间同步的目的。该方法虽然也可行，但由于 在编码器端清零进行的状态转移和实际输入码流会引起的编码器状态转移不一 致，在接收端译码时造成难以控制的巻积码维特比译码错误，且这种错误会由于 同步发射机定期的清零而定期的发生，造成有效数据传输性能的下降。
经对现有技术的文献检索发现，ATSC (Advanced Television Systems Committee ,美国先进电视系统委员会)于2007年12月24日发表的 ^Synchronization Standard for Distributed Transmission, Revision B》， 该文中提出利用在适配器一端设立一个和同步发射端相对应的预编码器 data—process—mode,在适配TS流时先对TS流进行预编码，在DTxP包中写入编码 器将要遇到的寄存器状态。等TS流被传输到同步发射器，同步发射器将根据DTxP 中的trellis一code一state对FEC编码器15的状态进行设置，从而保证编码器状态 在同步发射器之间同步。其不足在于需要在单频网适配器端设立预编码器，增 加了系统的复杂度，预编码还要引入附加延时。并且由于ATSC系统中使用了多个 FEC编码模块，因此釆用上面的方法有其特殊性，对于其他一些只使用了一个FEC 编码模块的系统，比如ADTBSFN，这种方法引入的时间上和复杂度上的附加开销就显得不必要了。
发明内容
本发明针对现有技术的不足，提出了一种单频网广播中前向纠错编码状态同 步系统，以解决单频网同步发射站之间前向纠错编码状态同步的问题。
本发明是通过以下技术方案实现的，本发明包括使能延时模块和码流选择 模块，其中
使能延时模块接收同步器输出的FEC (前向纠错编码)同步使能，将随机化
模块、RS编码模块和字节交织模块的RAM的读地址作为输入，输出延时后的FEC 同步使能信号。使能延时模块的功能是使其输出的FEC同步使能信号对应进入码 流选择模块的码流位置和同步器输出FEC同步使能对应的是同一个码流位置。
码流选择模块接收字节交织模块输出的码流，将FEC的寄存器状态和使能延 时输出的使能信号为输入，向FEC编码器输出码流。码流选择模块的功能是在使 能信号出现的时候，根据FEC寄存器的状态选择相应的预置序列输出，在使能信 号没有出现的时候，直接输出前面字节交织模块输入的码流(直通)。
同步器输出FEC同步使能对应的码流位置是同步信息包中的某个或某几个
预先定义好的字节。比如ADTB只有一个RSC编码器，应该将"FEC同步使能"
和SIP包的一个相应字节中的某几个比特相对应，并随这个字节经过随机化、RS
编码和外交织做相应延时。
所述使能延时模块包括信号选通模块，延时计算模块，时间计数器和使能控 制模块，其中
信号选通模块，其输入是随机化模块、RS编码模块和字节交织模块的RAM 的读地址，以及使能控制模块的控制信号，输出是选择后的随机化模块、RS编 码模块和字节交织模块的RAM读写地址中的一个；该模块根据使能控制模块的控 制信号选择随机化模块、RS编码模块和字节交织模块的RAM的读地址之中的一 个输出给延时计算模块；
延时计算模块，其输入是信号选通模块输出的随机化模块、RS编码模块和 字节交织模块的MM读写地址中的一个，以及使能控制模块的控制信号，输出为 计算得到的延时数值；该模块根据输入的R細读写地址计算相应的RAM中延时数 值，输出给使能控制模块；时间计数器，其输入是使能控制模块的控制信号，输出为当前计数数值；模 块的功能是根据使能控制模块的控制信号进行清零，以系统时钟周期为时间单位 进行计数；
使能控制模块，其输入是同步器输出的FEC同步使能信号，延时计算模块输 出的延时数值，和时间计数器输出的计数值，模块输出为对信号选通模块、延时 计算模块和时间计数器的控制信号，以及延时产生的FEC同步使能信号；该模块 根据预先已知的随机化模块、RS编码模块或字节交织模块的固定的非RAM延时 的数值、延时计算模块输出的延时数值和时间计数器输出的计数值控制信号选通 模块、延时计算模块和时间计数器并输出FEC同步使能信号，模块根据同步器输 出的FEC同步使能信号开启，根据自身输出的FEC同步使能信号对另外三个模块 即信号选通模块、延时计算模块、时间计数器复位或清零；
所述延时计算模块，其延时处理方法为将随机化模块、RS编码模块或字 节交织模块的延时分为三个部分R細前延时，R細中延时，和RAM后延时。RAM 前延时是数据进入这三个基带处理模块的RAM所需要等待的时间，RAM后延时是 数据从这三个基带处理模块的RAM中出来到输出所需要的时间。RM1前延时和RAM 后延时在系统中是已知的。延时计算模块的作用就是计算RAM中延时。根据使能 控制模块的控制信号，判断应该计算的模块是随机化模块、RS编码模块和字节 交织模块中的哪一个，然后利用输入的RAM读地址和写地址，和已知的RAM结构， 计算得出RAM中延时。
对于随机化模块和RS编码模块来说
RAM中延时=一个字节的读取时间乂 (读地址-写地址)mod (RAM大小)。 对于字节交织模块来说，先根据读写地址判断出字节交织的写入行和读出
行
R層中延时=写行数乂交织延时单位乂交织器总行数+ (写行数-读行数)X
交织延时单位。
应该看到，根据基本算法，延时计算模块计算RAM中延时的方法在实际的系 统中可以根据实际情况变化调整。
所述使能控制模块，进行以下内容的处理
(D—旦发现同步器输出FEC同步使能信号有效，开启时间计数器，并根据随机化模块RAM前的延时设定时间计数器延时设定值；② 当时间计数器达到预设的延时设定值，则选通随机化模块的RAM读写地址 到延时计算模块，并得到延时计算模块计算出来的随机化模块的RAM中延时数 值，将这个延时数值和随机化模块RAM后的延时与随机化模块RAM前的延时一起 加到时间计数器延时设定值上，更新时间计数器延时设定值；③ 当时间计数器达到预设的延时设定值，则选通RS编码模块的RAM读写地 址到延时计算模块，并得到延时计算模块计算出来的RS编码模块的RAM中延时 数值，将这个延时数值和RS编码模块RAM后的延时与字节交织模块RAM前的延 时一起加到时间计数器延时设定值上，更新时间计数器延时设定值；⑨当时间计数器达到预设的延时设定值，则选通字节交织模块的MM读写地 址到延时计算模块，并得到延时计算模块计算出来的字节交织编码模块的RAM中 延时数值，将这个延时数值和字节交织模块RAM后的延时一起加到时间计数器延 时设定值上，更新时间计数器延时设定值；⑤当时间计数器达到预设的延时设定值，输出FEC同步使能信号，并将信号 选通模块和延时计算模块复位，将时间计数器清零并关闭。所述码流选择模块包括FEC同步模块和输出选通模块，其中-FEC同步模块，其输入为FEC同步使能和FEC编码器状态，输出为选择后的 某个预置序列，该模块根据FEC编码器状态选择相应的预置序列输出；输出选通模块，其输入为字节交织后的码流、FEC同步模块输出的预置序列 和FEC同步使能，输出为送往FEC编码器的码流，该模块在FEC同步使能有效的 时间内输出FEC同步模块输出的预置序列，在FEC同步使能无效的时间内输出字 节交织后的码流。所述FEC同步模块，根据FEC的状态转移图设置合适的预置序列假设该 FEC有n个状态寄存器，则有2n种状态，对每一种状态对应设置一种预置序列， 使得编码器在对预置序列编码以后可以归于确定的状态；FEC同步模块监视FEC 同步使能信号，当且仅当FEC同步使能有效的时候，根据当前FEC编码器状态， 选择预先设置好的预置序列输出；FEC同步使能信号失效以后，继续监视FEC同 步使能信号。所述FEC的n个状态寄存器，要求2"不大于最小交织单位，最小交织单位按10比特计数。
本发明的有益效果是以非常微小(甚至没有，比如对于ADTB来说)的有效数据RS编码抗误码性能的下降的代价来实现了单频网同步发射站之间前向纠错编码状态同步的问题。相比于早期ADTB-R SFN定期将编码器寄存器清零的机制会引起接受端维特比译码器状态跳变引起的不可控的抗误码性能的下降和RS码抗误码性能下降来说，本发明不会引起巻积码的性能下降，而只会轻微影响RS码，并且这种影响被严格控制在一个固定的TS包里面，又由于这个SIP包本身不会传送任何媒体数据，因此即使误码对广播内容也不会有任何影响，所以对于ADTB-R SFN来说，本发明对于单频网广播的功能不会有影响，因此本发明特别适用于ADTB-R SFN。相比于ATSC SFN的解决办法来说，本发明不用在适配端加入任何预编码机制，也不会引入预编码延时，唯一的不足就是引起了 RS码相对自身大约0.0W的性能下降，这个几乎可以忽略不计的。(根据ATSCA/53， ATSC每秒钟大约传送13000个TS包，每秒钟进行一次切换的话，会影响12个TS包中的12个BYTE，又由于一个TS包的RS编码本身可以对抗10个错误的字节，因此会影响RS性能大约12/13000/10=0. 00923%)。
图1为常见的数字电视单频网广播系统与本发明相应部分的框图。图2为本发明一般实施例框图。
图3为本发明一般实施例中使能延时模块的原理框图。
图4为本发明一般实施例中码流选择模块的原理框图。
图5为本发明一般实施例中码流选择模块中的FEC同步模块的原理流程图。
图6为ADTB-R SFN中的RSC编码器原理图。
图7为ADTB-R SFN中的RSC编码器的状态转移图。
图8为本发明在ADTB-R SFN实施例中的应用的原理框图。
图9为本发明在ADTB-R SFN实施例中的应用的FEC同步模块的原理流程图。
具体实现方式
下面结合附图对本发明的实施例作详细说明本实施例在以本发明技术方案为前提下进行实施，给出了详细的实施方式和具体的操作过程，但本发明的保护范围不限于下述的实施例。如图1，为常见的数字电视单频网广播系统与本发明相应部分的框图。TS流 经过同步器11同步以后，进入调制部分。首先要进行随机化处理，由随机化模 块12完成。之后码流进入RS编码模块13，这是一种对字节错误非常有效的纠 错编码，比如ATSC和ADTB都使用了 10 (187， 207)的RS码，对一个TS包可 以纠正10个字节错误，并且对纠正不了的TS包会在错误指示位置1 (详见 IS013818-1: 2000);码流的外交织为字节交织，由模块14完成，即交织过程中 不改变字节内部的比特结构；内编码在不同的调制方式中采用了不同的前向纠错 编码(FEC)，比如，DVB-T选择了删除巻积码，ATSC选择了 2/3Trellis码，而 ADTB选择了递归系统巻积码(RSC)，这一功能由模块15完成。如图2，为本发明的一般实施例，包括两个模块使能延时模块25和码流 选择模块26。使能延时模块25接收同步器21输出的FEC同步使能，随机化模 块22、 RS编码模块23和字节交织模块24的RAM的读地址作为输入，输出延时 后的FEC同步使能信号。使能延时模块的功能是使其输出的FEC同步使能信号对 应进入码流选择模块26的码流位置和同步器21输出FEC同步使能对应的是同一 个码流位置。码流选择模块26接收字节交织模块24输出的码流，FEC的寄存器 状态和使能延时输出的使能信号为输入，向FEC编码器27输出码流。码流选择 模块26的功能是在使能信号出现的时候，根据FEC寄存器的状态选择相应的预 置序列输出，在使能信号没有出现的时候，直接输出前面字节交织模块输入的码 流(直通)。同步器21输出FEC同步使能对应的码流位置是同步信息包中的某个或某几 个预先定义好的字节。比如ADTB只有一个RSC编码器，应该将"FEC同步使能" 和SIP包的一个相应字节中的某几个比特相对应，并随这个字节经过随机化、RS 编码和外交织做相应延时；又如ATSC有12个2/3Trellis编码器，交织之后要 连续出现12个"切换使能"，建议定期(比如一秒钟)在编码器中出现。使能延时模块25包括信号选通模块，延时计算模块，时间计数器和使能控 制模块，如图3，其工作原理分别为信号选通模块301。模块输入是随机化模块、RS编码模块和字节交织模块的 RAM的读地址305、 306和307，以及使能控制模块303的控制信号，模块输出是 选择后的随机化模块、RS编码模块和字节交织模块的RAM读写地址中的一个。模块的功能是根据使能控制模块303的控制信号选择随机化模块、RS编码模块和字节交织模块的RAM的读地址之中的一个输出给延时计算模块302。
延时计算模块302。模块输入是信号选通模块301输出的随机化模块、RS编码模块和字节交织模块的RAM读写地址中的一个，以及使能控制模块303的控制信号，输出为计算得到的延时数值。模块的功能是根据输入的RMl读写地址计算相应的RAM中延时数值，输出给使能控制模块303。延时计算模块的延时计算为将随机化模块、RS编码模块或字节交织模块的延时分为三个部分RAM前延时，RAM中延时，和RAM后延时。RAM前延时是数据进入这三个基带处理模块的RAM所需要等待的时间，RAM后延时是数据从这三个基带处理模块的RAM中出来到输出所需要的时间。RAM前延时和RAM后延时在系统中是已知的。延时计算模块的作用就是计算RAM中延时。根据使能控制模块303的控制信号，判断应该计算的模块是随机化模块、RS编码模块和字节交织模块中的哪一个，然后利用输入的RAM读地址和写地址，和己知的RAM结构，计算得出RAM中延时。对于随机化模块和RS编码模块来说，
RAM中延时一个字节的读取时间X (读地址-写地址)mod (RAM大小)。对于字节交织模块来说，先根据读写地址判断出字节交织的写入行和读出行，RAM中延时=写行数乂交织延时单位乂交织器总行数+ (写行数-读行数)X交织延时单位。
应该看到，根据基本算法，延时计算模块302计算R層中延时的方法在实际的系统中可以根据实际情况变化调整。
时间计数器304。模块输入是使能控制模块303的控制信号，输出为当前计数数值。模块的功能是根据使能控制模块303的控制信号进行清零。以系统时钟周期为时间单位进行计数。
使能控制模块303。模块输入是同步器输出的FEC同步使能信号308，延时计算模块302输出的延时数值，和时间计数器304输出的计数值，模块输出为对信号选通模块301、延时计算模块302和时间计数器304的控制信号，以及延时产生的FEC同步使能信号310。模块的功能是根据预先已知的随机化模块、RS编码模块或字节交织模块的固定的非RAM延时的数值、延时计算模块输出的延时数值和时间计数器输出的计数值控制信号选通模块、延时计算模块和时间计数器并输出FEC同步使能信号。模块根据同步器输出的FEC同步使能信号开启，根据自 身输出的FEC同步使能信号对另外三个模块301、 302和304复位或清零。 使能控制模块303的工作分为以下部分一旦发现同步器输出FEC同步使能信号有效，开启时间计数器304，并根据 随机化模块RAM前的延时设定时间计数器延时设定值。当时间计数器304达到预设的延时设定值，则选通随机化模块的RAM读写地 址305到延时计算模块302，并得到延时计算模块302计算出来的随机化模块的 RAM中延时数值，将这个延时数值和随机化模块RAM后的延时与随机化模块RAM 前的延时一起加到时间计数器延时设定值上，更新时间计数器延时设定值。当时间计数器304达到预设的延时设定值，则选通RS编码模块的RAM读写 地址306到延时计算模块302，并得到延时计算模块302计算出来的RS编码模 块的RAM中延时数值，将这个延时数值和RS编码模块RAM后的延时与字节交织 模块RAM前的延时一起加到时间计数器延时设定值上，更新时间计数器延时设定 值。当时间计数器304达到预设的延时设定值，则选通字节交织模块的RAM读写 地址307到延时计算模块302，并得到延时计算模块302计算出来的字节交织编 码模块的RAM中延时数值，将这个延时数值和字节交织模块RAM后的延时一起加 到时间计数器延时设定值上，更新时间计数器延时设定值。当时间计数器304达到预设的延时设定值，输出FEC同步使能信号310，并 将信号选通模块301和延时计算模块复位302，将时间计数器清零并关闭。码流选择模块包括FEC同步模块和输出选通模块。如图4，其工作原理为FEC同步模块42。模块输入为FEC同步使能44和FEC编码器状态45。模块 输出为选择后的某个预置序列。模块的功能为根据FEC编码器状态选择相应的预 置序列输出。如图5，其工作原理为根据FEC的状态转移图设置合适的预置序列:假设该FEC有n个状态寄存器， 则可以有2n种状态，对每一种状态对应设置一种预置序列，使得编码器在对预 置序列编码以后可以归于确定的状态。这里要求2-不大于最小交织单位(按比特 计数)。监视FEC同步使能信号，当且仅当FEC同步使能44有效的时候，根据当前FEC编码器状态，选择预先设置好的预置序列输出。
FEC同步使能信号失效以后，继续监视FEC同步使能信号44。输出选通模块41。模块输入为字节交织后的码流46、 FEC同步模块输出的预置序列和FEC同步使能44。模块输出为送往FEC编码器的码流43。模块的功能是在FEC同步使能有效的时间内输出FEC同步模块42输出的预置序列，在FEC同步使能无效的时间内输出字节交织后的码流46。
本方法可以应用于ADTB-R SFN系统。ADTB-R SFN系统是一套应用于中国高速铁路电视的单频网广播系统。
图8为本方法在应用于ADTB SFN中的实施例的具体框图。对比图2所示本发明的一般实施例框图，本发明的应用在ADTB SFN的实施例中将图2中的同步器21具体化为图8中的SIP同步模块81，以及图2中的FEC编码模块27具体化为图8中的RSC编码模块82之外。本发明可以只在RSC编码器状态和预置序列的对应上进行更改，并根据ADTB-R SFN的实际情况确定"FEC同步使能"所对应的码流位置。除此之外和和图2所描述的本发明一般实施例没有任何差异，可以直接沿用之前陈述的具体实施方案。本实施例中的具体实施为
1. 确定RSC编码器状态和预置序列的对应关系。如图6所示的ADTB-R SFN中的RSC编码器原理图， 一共有2个寄存器，4种寄存器状态(
，
， [10]，[ll])，所以要设置四种相对应的四个预置序列。对图6进行分析之后容易得到ADTB-R SFN中的RSC编码器的状态转移图，如图7。假设将RSC编码器的寄存器状态全部归为确定状态[OO]，可以得到四种状态和相应的预置序列为，[OO]对应预置序列(O，O)， [Ol]对应预置序列(O，l), [IO]对应预置序列(I，O)， [ll]对应预置序列(l,l)。
2. 确定"FEC同步使能"的位置ADTB只有一个RSC编码器，应该将"切换使能"和SIP包的一个相应字节的相应比特相对应(最末一个字节的最后两个比特)，并随这两个比特经过随机化、RS编码和外交织做相应延时，这样的好处是可以将RS抗误码性能的下降限制在不向接收机传送有效媒体数据的SIP中。
3. 确定好前两项之后，按照图8搭好系统，除了码流选择模块中的FEC同步子模块中的工作原理流程图要按照图9进行，其他各个子模块都不需要更改。4.确定好前三项之后，ADTB-R SFN系统在工作时，就可以按照同步发射机 中从单频网适配器接收到的SIP出现的时间在RSC编码器的状态上进行同步了。这样在此实施例中，本发明在没有引起ADTB-R SFN所传有效媒体数据的任 何损伤和抗误码性能的损伤情况下，解决了不归于确定状态的FEC在各个同步器 之间实现同步的问题，并且也没有引入多余的延时和适配端的复杂化。
权利要求
1、一种单频网广播中前向纠错编码状态同步系统，其特征在于包括两个子模块使能延时模块和码流选择模块，其中所述使能延时模块接收同步器输出的FEC同步使能，将随机化模块、RS编码模块和字节交织模块的RAM的读地址作为输入，输出延时后的FEC同步使能信号，使能延时模块使其输出的FEC同步使能信号对应进入码流选择模块的码流位置和同步器输出FEC同步使能对应的是同一个码流位置；所述码流选择模块接收字节交织输出的码流，将FEC的寄存器状态和使能延时输出的使能信号为输入，向FEC编码器输出码流，码流选择模块在使能信号出现的时候，根据FEC寄存器的状态选择相应的预置序列输出，在使能信号没有出现的时候，直接输出前面字节交织模块输入的码流。
2、 根据权利要求l所述的单频网广播中前向纠错编码状态同步系统，其特 征是，所述同步器输出FEC同步使能对应的码流位置是同步信息包中的某个或某 几个预先定义好的字节。
3、 根据权利要求l所述的单频网广播中前向纠错编码状态同步系统，其特 征是，所述使能延时模块包括信号选通模块、延时计算模块、时间计数器和使能 控制模块，其中信号选通模块，其输入是随机化模块、RS编码模块和字节交织模块的RAM 的读地址，以及使能控制模块的控制信号，输出是选择后的随机化模块、RS编 码模块和字节交织模块的MM读写地址中的一个，该模块根据使能控制模块的控 制信号选择随机化模块、RS编码模块和字节交织模块的RAM的读地址之中的一 个输出给延时计算模块；延时计算模块，其输入是信号选通模块输出的随机化模块、RS编码模块和 字节交织模块的RAM读写地址中的一个，以及使能控制模块的控制信号，输出为 计算得到的延时数值，该模块根据输入的RAM读写地址计算相应的RAM中延时数 值，输出给使能控制模块；时间计数器，该模块输入是使能控制模块的控制信号，输出为当前计数数值， 该模块根据使能控制模块的控制信号进行清零，按系统时钟进行计数；使能控制模块，其输入是同步器输出的FEC同步使能信号，延时计算模块输 出的延时数值，和时间计数器输出的计数值，输出为对信号选通模块、延时计算 模块和时间计数器的控制信号，以及延时产生的FEC同步使能信号，该模块根据 预先已知的随机化模块、RS编码模块或字节交织模块的固定的非RAM延时的数 值、延时计算模块输出的延时数值和时间计数器输出的计数值控制信号选通模 块、延时计算模块和时间计数器并输出FEC同步使能信号，使能控制模块根据同 步器输出的FEC同步使能信号开启，根据自身输出的FEC同步使能信号对另外三个模块复位或清零。
4、 根据权利要求3所述的单频网广播中前向纠错编码状态同步系统，其特 征是，所述延时计算模块，其延时处理方法为将随机化模块、RS编码模块或字节交织模块的延时分为三个部分RAM前延 时、RAM中延时和RAM后延时，RAM前延时是数据进入这三个基带处理模块的RAM 所需要等待的时间，R層后延时是数据从这三个基带处理模块的RAM中出来到输 出所需要的时间，RAM前延时和RM1后延时在系统中是已知的，延时计算模块的 作用就是计算RAM中延时；根据使能控制模块的控制信号，判断应该计算的模块是随机化模块、RS编 码模块和字节交织模块中的哪一个，然后利用输入的RAM读地址和写地址，和已 知的RAM结构，计算得出RAM中延时；对于随机化模块和RS编码模块来说，R細 中延时=一个字节的读取时间乂 (读地址-写地址)mod (RAM大小)，对于字节交 织模块来说，先根据读写地址判断出字节交织的写入行和读出行，RAM中延时-写行数乂交织延时单位乂交织器总行数+ (写行数-读行数)X交织延时单位。
5、 根据权利要求4所述的单频网广播中前向纠错编码状态同步系统，其特 征是，所述时间计数器的计数单位是系统时钟周期。
6、 根据权利要求4所述的单频网广播中前向纠错编码状态同步系统，其特 征是，所述使能控制模块，进行以下内容的处理(D—旦发现同步器输出FEC同步使能信号有效，开启时间计数器，并根据随 机化模块RAM前的延时设定时间计数器延时设定值；②当时间计数器达到预设的延时设定值，则选通随机化模块的RAM读写地址 到延时计算模块，并得到延时计算模块计算出来的随机化模块的RAM中延时数 值，将这个延时数值和随机化模块RAM后的延时与随机化模块RAM前的延时一起加到时间计数器延时设定值上，更新时间计数器延时设定值；③当时间计数器达到预设的延时设定值，则选通RS编码模块的RAM读写地 址到延时计算模块，并得到延时计算模块计算出来的RS编码模块的RAM中延时 数值，将这个延时数值和RS编码模块RAM后的延时与字节交织模块RAM前的延 时一起加到时间计数器延时设定值上，更新时间计数器延时设定值；(S)当时间计数器达到预设的延时设定值，则选通字节交织模块的RAM读写地 址到延时计算模块，并得到延时计算模块计算出来的字节交织编码模块的RAM 中延时数值，将这个延时数值和字节交织模块RAM后的延时一起加到时间计数器 延时设定值上，更新时间计数器延时设定值； 当时间计数器达到预设的延时设定值，输出FEC同步使能信号，并将信号 选通模块和延时计算模块复位，将时间计数器清零并关闭。
7、 根据权利要求6所述的单频网广播中前向纠错编码状态同步系统，其特 征是，所述时间计数器在基本算法不变的基础上，其延时设定值的设定上会根据 实际系统的差异调整相应的系统时钟周期。
8、 根据权利要求1所述的单频网广播中前向纠错编码状态同步系统，其特 征是，所述码流选择模块包括FEC同步模块和输出选通模块，其中FEC同步模块，其输入为FEC同步使能和FEC编码器状态，输出为选择后的 某个预置序列，该模块根据FEC编码器状态选择相应的预置序列输出；输出选通模块，其输入为字节交织后的码流、FEC同步模块输出的预置序列 和FEC同步使能，输出为送往FEC编码器的码流，该模块在FEC同步使能有效的 时间内输出FEC同步模块输出的预置序列，在FEC同步使能无效的时间内输出字 节交织后的码流。
9、 根据权利要求8所述的单频网广播中前向纠错编码状态同步系统，其特 征是，所述FEC同步模块，根据FEC的状态转移图设置合适的预置序列假设该 FEC有n个状态寄存器，则有2n种状态，对每一种状态对应设置一种预置序列， 使得编码器在对预置序列编码以后可以归于确定的状态；FEC同步模块监视FEC 同步使能信号，当且仅当FEC同步使能有效的时候，根据当前FEC编码器状态， 选择预先设置好的预置序列输出；FEC同步使能信号失效以后，继续监视FEC同 步使能信号。
10.根据权利要求9所述的单频网广播中前向纠错编码状态同步系统，其特 征是，所述FEC的n个状态寄存器，要求2V』、于或者等于最小交织单位，最小交织单位按比特计数。
全文摘要
本发明涉及一种信息技术领域的单频网广播中前向纠错编码状态同步系统，包括使能延时模块和码流选择模块。使能延时模块的使其输出的FEC同步使能信号对应进入码流选择模块的码流位置和同步器输出FEC同步使能对应的是同一个码流位置。码流选择模块在使能信号出现的时候，根据FEC寄存器的状态选择相应的预置序列输出，在使能信号没有出现的时候，直接输出前面字节交织模块输入的码流(直通)。这样编码器的状态就在各个同步发射站实现了同步。本发明不会引起或者只会引起非常微小的系统抗误码性能的下降，不需要在适配器添加预编码器和引入预编码延时。
文档编号H04L1/00GK101521560SQ20091004823
公开日2009年9月2日 申请日期2009年3月26日 优先权日2009年3月26日
发明者琳 归, 琤 支, 岩 李, 陆靖侃, 马文峰 申请人:上海交通大学