专利名称：在图像传感器中暂停列读出的制作方法
技术领域：
本发明大体上涉及在数码相机及其它图像捕捉装置中使用的电子图像传感器，且更特定来说，涉及用于配合电子图像传感器使用的取样及读出技术。
背景技术：
ー种典型的固态电子图像传感器包括以ニ维阵列布置的许多光敏感图像元件(“像素”)。这些像素通常形成于半导体材料中且具有积累由进入所述像素的光子产生的电子空穴对引起的电荷的性质。在电荷耦合装置(CCD)图像传感器中，可通过从阵列移出电荷而从图像传感器读出积累电荷。或者，在有源像素传感器(APS)中，可通过位于接近于像素的阵列内的电路而将电荷转换为电压且可以扫描方式取样及读取所得电压。APS图像传感器也称为互补金属氧化物半导体(CMOS)图像传感器。根据常规实践，在CMOS图像传感器中的像素信号的取样及读出一般涉及将给定行中的所有像素信号取样到列电路中，且接着以顺序方式从列电路读出整个行的所取样的像素信号。此取样及读出操作逐行进行直到读出整个像素阵列。在常规实践中，取样及读出操作不会在时间上重叠，且取样操作代表从阵列读取像素信号所需的总时间的重要部分。标题为“具有稀疏彩色滤光器阵列图案的图象传感器的取样及读出(Samplingand Readout of an Image bensor Having a Sparse Color Filter Array Pattern)，，的第2009/0195681号美国专利申请公开案掲示用于CMOS图像传感器的取样及读出，其中像素信号的取样与先前所取样的像素的读出并行发生，所述美国专利申请公开案以引用的方式并入本文中。在此方案中，为从像素阵列输出的各列信号提供两个列电路。通过所述列电路中的一者取样来自所选择像素的像素信号，同时在读出另一列电路中的先前所取样的像素信号。通过以此方式重叠取样及读出操作，消除用于取样操作的时间量。此做法減少从阵列读取像素信号所需的总时间且增加图像传感器的帧读出速率。除像素信号外，取样操作可对系统噪声进行取样。由于整行像素信号的上述取样操作同时发生，所以所捕捉的系统噪声有可能与所取样的像素信号的整个行或行的一部分相关。在如上所述的成像系统中，此行相关噪声在所捕捉的图像中产生不好的视觉假影。在CMOS图像传感器的常规非重叠取样及读出中，可通过在取样时间期间关闭噪声产生器減少系统噪声，特别是到读出电路的多个部分的时钟信号。然而，在上文概述的重叠取样及读出操作中，在取样期间关闭到读出电路的时钟信号并非选项，这是因为读出操作与取样操作并行发生。因此，虽然并行取样及读出技术在读出时间上提供改进，其也増加对取样系统噪声的易感性且招致不好的行相关视觉假影。
发明内容
一种图像传感器包含具有多个列输出的ニ维像素阵列及连接到各列输出的输出电路。各输出电路经配置以操作并行取样及读取操作。模拟前端(AFE)电路处理从输出电路输出的像素数据，且AFE时钟控制器将AFE时钟信号传输到AFE电路以实现像素数据的处理。时序产生器输出由列解码器接收的列地址序列。在ー个或ー个以上取样操作期间，AFE时钟控制器暂停AFE时钟信号的输出，且在取样操作期间，时序产生器暂停列地址序列的输出。AFE时钟信号及列地址序列的输出在取样操作结束时恢复。通过在各输出电路中起始并行取样及读取操作，开始用于从包含具有多个列输出的ニ维像素阵列及连接到各列输出的输出电路的图像传感器读出图像的方法，其中各输出电路经配置以操作并行取样及读取操作。在例如用于像素“复位”(RESET)信号的取样操作的第一取样操作期间，暂停AFE时钟控制器及列地址序列的输出。在完成第一取样操作后，AFE时钟控制器及列地址序列的输出恢复。在例如用于像素“信号”(SIGNAL)信号的取样操作的第二取样操作期间，再次暂停AFE时钟控制器及列地址序列的输出。在完成第二取样操作后，AFE时钟控制器及列地址序列的输出恢复。可重复暂停AFE时钟控制器及列地址序列，直到已从像素阵列取样且读出所有信号。在暂停AFE时钟信号及列地址序列时，可存储从各输出电路输出的像素数据。选择性地存储像素数据，使像素数据的输出延迟以实 现像素数据的不中断输出数据流。有利效应根据本发明的图像传感器及图像捕捉方法对于減少捕捉图像所需的时间同时减少所捕捉的图像中的噪声是有用的。这些图像传感器及方法具有广泛应用且许多类型的图像捕捉装置可有效地使用这些传感器及方法。
參考下列图式更好地理解本发明的实施例。图式的元件相对于彼此未必是按比例的。图I是在根据本发明的实施例中的图像捕捉装置的简化框图；图2是在根据本发明的实施例中的CMOS图像传感器的俯视图的框图；图3是展示于图2中的像素阵列202的更详细的图；图4是展示于图2中的AFE电路212的框图；图5是展示于图2中的取样及读出输出电路210的一部分的电路图；图6描绘展示于图2中的取样及读出输出电路210的非并行取样及读取操作的示范性时序图；图7描绘展示于图2中的列输出电路210的并行取样及读取操作的示范性时序图；图8是在根据本发明的实施例中的用于暂停列读出的方法的流程图；图9描绘展示于图8中的方法的示范性时序图；图10描绘用于通过使用数字缓冲器使来自图9的中断数据流连续的电路的框图；及图11描绘展示于图10中的电路的示范性时序图。
具体实施例方式在整个说明书及权利要求书中，下列术语采用与本文明确相关联的意义，除非上下文另外清楚指示。“一”及“所述”的意义包含复数的參考，“在......中”的意义包含“在......中”及“在......上”。术语“连接”意味已连接项目之间的直接电连接，或通过
ー个或ー个以上无源或有源中间装置的间接连接。术语“电路”意味单ー组件或多个组件(有源或无源)，其连接在一起以提供期望的功能。术语“信号”意味至少ー个电流、电压或数据信号。此外，參考所描述的图的定向来使用例如“在......上”、“在......上方”、“顶
部”、“底部”的指向性术语。因为本发明的实施例的组件可定位于许多不同定向，所以指向性专门名词仅用于说明的目的而绝非限制。參考图式，在全部视图中相同数字指示相同部件。图I是在根据本发明的实施例中的图像捕捉装置的简化框图。在图I中图像捕捉装置100实施为数码相机。所属领域的技术人员将认识到，数码相机仅是可利用并入有本发明的图像传感器的图像捕捉装置的ー个实例。其它类型的图像捕捉装置(举例来说例如手机相机、扫描仪及数码摄像机)可与本发明一起使用。在数码相机100中，来自被摄体场景的光102经输入到成像级104。成像级104可包含例如透镜、中性密度滤光器、光圈及快门的常规元件。光102由成像级104聚焦以在图像传感器106上形成图像。图像传感器106通过将入射光转换为电信号捕捉ー个或ー个以上图像。数码相机100进ー步包含处理器108、存储器110、显示器112及一或ー个以上额外输入/输出(I/O)元件114。虽然在图I的实施例中展示为分开的元件，但是成像级104可与图像传感器106及可能与数码相机100的ー个或ー个以上额外元件集成以形成相机模块。举例来说，处理器或存储器可在根据本发明的实施例中与相机模块中的图像传感器106集成。举例来说，处理器108可实施为微处理器、中央处理单元(CPU)、专用集成电路(ASIC)、数字信号处理器(DSP)或其它处理装置或多个此些装置的组合。成像级104及图像传感器106的各种元件可由从处理器108供应的时序信号或其它信号控制。存储器110可配置为任ー类型的存储器，举例来说例如随机存取存储器(RAM)、只读存储器(ROM)、快闪存储器、基于磁盘的存储器、可装卸存储器、或任一组合的其它类型的存储元件。由图像传感器106捕捉的给定图像可通过处理器108存储于存储器110中且呈现在显示器112上。尽管可使用其它类型的显示器，但显示器112通常是有源矩阵彩色液晶显示器(LCD)。所述额外I/O元件114可包含(举例来说)各种屏幕上控件、按钮或其它用户接ロ、网络接ロ或存储卡接ロ。应明白，展示于图I中的数码相机可包括所属领域的技术人员已知的类型的额外或替代元件。本文中未特定展示或描述的元件可能是选自此项技术中已知的元件。如前所述，本发明可在很多种图像捕捉装置中实施。此外，本文所描述的实施例的某些方面可至少部分以由图像捕捉装置的ー个或ー个以上处理元件所执行的软件的形式实施。所属领域的技术人员将明白，考虑到文本所提供的教示，此软件可以简单方式实施。现在參考图2，其展示在根据本发明的实施例中的图像传感器106的俯视图的框图。图像传感器106包含通常以行及列布置以形成像素阵列202的多个像素200。图像传感器106进ー步包含列解码器204、行解码器206、数字逻辑208、多个取样及读出输出电路 210及模拟前端(AFE)电路212。行解码器206将控制信号提供到像素阵列202中的像素200的行。这些控制信号中有ー些是用于从个别像素行读出信号。其它控制信号是用于将个别像素行复位为已知电势。数字逻辑208包含控制寄存器214、时序产生器216、模拟前端(AFE)时钟控制器218、模拟前端(AFE)接ロ 220及数字缓冲器222。在根据本发明的实施例中，控制寄存器214存储在暂停列寻址信号前发生的时钟周期的数目。列寻址信号优选在接近取样操作结束时暂停。如果寻址信号太接近取样周期结束时暂停，那么仍可存在将展示为图像假影的来自时钟/寻址的噪声。如果寻址信号太快暂停，那么性能将降级。何时暂停寻址信号的时序是通过有效地減少或消除噪声的暂停的最小长度而确定。时序产生器216产生操作图像传感器106所需的时序及控制信号，包含到控制列及行寻址信号的输出的列解码器204及行解码器206的地址信号。AFE时钟控制器218启用及停用(即，暂停)输入到AFE电路212的AFE时钟信号。AFE时钟控制器接收来自时序产生器的“启用”(ENABLE)信号，且当启用时其产生AFE时钟信号。在根据本发明的实施例 中，时序产生器为时钟脉冲计数且产生“停用”信号(由AFE时钟控制器所用)以暂停AFE时钟信号。AFE接ロ 220接收从AFE电路212输出的数据且数字缓冲器222存储从AFE电路212输出的数据以产生从图像传感器输出的不中断数据流。像素阵列202中的各像素列电连接到取样及读出输出电路210。取样及读出输出电路210取样及保持从像素列输出的模拟信号。列解码器204顺序寻址取样及读出输出电路210以读出所取样的模拟信号。从取样及读出输出电路210输出的各模拟信号通过AFE电路212放大、调节且转换为数字信号。列解码器204及行解码器206具有所属领域的技术人员众所周知的ー些替代实施方案。举例来说，列解码器204可为许多解码器中的一者，其接受ニ进制代码、格雷(Gray)码或ー些其它码的数字列地址且提供基于列地址选择特定取样及读出输出电路的输出。或者，列解码器204可为依序选择取样及读出输出电路的移位寄存器。类似选项可用于行解码器206。此外，从取样及读出输出电路读取所取样的像素信号的序列不需要遵循严格的顺序或数字序列，但可包含跳过ー个或ー个以上取样及读出输出电路、按不同序列顺序读取取样及读出输出电路的不同块及按伪随机序列读取取样及读出输出电路。类似选项适用于由行解码器206提供的行控制信号。所有这些选项及所属领域的技术人员已知的其它选择是在本发明的范围内，且术语列解码器及行解码器未限制任何方法且分别广泛适用于用于选择列及行的所有方法。此外，选择用于读取的取样及读出输出电路的所有序列及控制基于行的操作的所有序列是在本发明的范围内。在根据本发明的实施例中，图像传感器106是实施为形成于单ー单片式半导体裸片上的x-y可寻址图像传感器。在根据本发明的另ー实施例中，图像传感器106是实施为具有形成于两个或两个以上堆叠半导体裸片上的组件或电路的x-y可寻址图像传感器。CMOS图像传感器是x-y可寻址图像传感器的ー个实例。在根据本发明的其它实施例中，图像传感器106的功能块的部分可在图像传感器106外部实施。仅以实例的方式，时序产生器216可在现场可编程门阵列(FPGA)中实施。或者，AFE电路212可包含于单独的集成电路中。与像素阵列202的取样及读出以及对应图像数据的处理相关联的功能性可至少部分以存储在存储器110 (见图I)中且由处理器108执行的软件的形式实施。取样及读出电路的部分可布置于图像传感器106外部或(举例来说)与像素阵列200整体地形成在具有光检测器及像素阵列的其它元件的共同集成电路上。所属领域的技术人员将认识到，可在根据本发明的其它实施例中实施其它外围电路配置或架构。图3是展示于图2中的像素阵列202的更详细图。像素阵列200包含具有光活性像素200的列302及行304的有源区域300。光活性像素200各包含响应于入射光而收集且存储光产生电荷载子的ー个或ー个以上光检测器(未展示)。光活性像素200用于捕捉场景的图像。參考区域306包含暗參考像素行,而參考区域308包含暗參考像素列。暗參考像素通常是由不透明层或光罩覆盖以防止光撞击像素。暗參考像素是用于測量在不具有光时图像传感器106中产生的电荷量。暗參考像素可在根据本 发明的实施例中用或不用光检测器来建构。在根据本发明的实施例中，从參考区域306中的暗參考像素行读出的信号经一起平均以提供逐列暗偏移參考。暗偏移參考是用于校正列固定图案偏移(列固定图案噪声)。在根据本发明的实施例中，从区域306中的暗參考像素列读出的信号经一起平均以提供逐行暗偏移參考。暗偏移參考是用于校正行时间偏移(行时间噪声)。所属领域的技术人员将认识到像素阵列202可具有可以任ー配置而布置的数百万到数千万像素。仅以实例的方式，暗參考像素行可位于像素阵列202的顶部及底部。或者，光活性像素可局限于具有围绕子阵列的各边缘的暗參考像素行及列的子阵列中。另ー替代方案在像素阵列202内分散暗參考像素，使得暗參考像素与光活性像素混合。现在參考图4，其展示在图2中展示的AFE电路212的框图。AFE电路212在根据本发明的实施例中接收来自各像素的模拟信号差动对。一个模拟信号识别为“复位”且另一信号识别为“信号”。AFE电路212放大且调节“复位”及“信号”模拟信号，并将模拟信号转换为数字信号。AFE电路212包含ー个或ー个以上信号处理块。在所说明的实施例中，AFE电路212包含摸/数转换器(ADC)400及模拟信号处理器(ASP)402。在根据本发明的实施例中，ASP 402包含两个串联连接的级联可变增益放大器404、406，连接到串联中的第一可变增益放大器(例如，放大器406)的输入的信号求和节点408及连接到信号求和节点的数/摸转换器(DAC)410。“复位”及“信号”信号经输入到信号求和节点408中且第二可变增益放大器(例如，放大器404)的输出经输入到ADC 400中。根据本发明的其它实施例包含ー个或ー个以上可变增益放大器。DAC 410及信号求和节点408是用于模拟暗偏移校正。时钟信号(“AFE时钟”)经提供到ADC 400及ASP 402。此时钟信号使ADC 400及ASP 402的取样及转换操作与取样及读出输出电路210的顺序输出同歩。虽然ASP 402的元件的典型设计包含需要使用例如“AFE时钟”的时钟信号的开关式电容器或其它设计方法，但是不需要“AFE时钟”的替代非开关设计方法可用于ASP 402的元件。图5是展示于图2中的取样及读出输出电路210的一部分的电路图。取样及读出输出电路210包含取样开关500、取样及保持电容器502、读出(或列启用)开关504及差动模拟输出总线506。差动模拟输出总线506连接到展示于图2中的AFE电路212。图5描绘允许取样像素行与从先前所取样的像素行读出并行的输出电路的示范性布置。此被称为并行取样及读取操作。在像素阵列202中的各列输出(N+0_PIX0UT、N+1_PIXOUT.......)是连接到在相应输出电路210中的四个取样开关500的输入。各取样开
关500的输出是连接到取样及保持电容器502。各取样及保持电容器502是连接到读出开关504的输入。读出开关504的输出是连接到输出总线506。在所说明的实施例中，输出总线506包含两个信号线，一者用于“复位”信号且ー者用干“信号”信号。在四个读出开关的各群组中的两个读出开关的输出是连接到在输出总线506中的“复位”信号线。在四个读出开关的各群组中的另两个读出开关的输出是连接到在输出总线506中的“信号”信号线。各列输出是经由相应取样开关500而选择性地连接到在相应输出电路210中的四个取样及保持电容器502中的一者。提供在各输出电路210中的两个取样及保持电容器502以取样及保持来自像素的复位信号，而另两个取样及保持电容器502取样及保持来自像素的图像信号。连接到用于复位信号的两个取样及保持电容器502的取样开关500是由取样及保持复位(SHR)信号控制。连接到用于图像信号的两个取样及保持电容器502的取样开关500是由取样及保持信号(SHS)控制。虽然图5中未展示像素阵列202的内部细节，但是所属领域的技术人员将认识到，在所述阵列中的个别像素读出电路可由两个或两个以上像素共享。举例来说，在像素阵列202中的像素的物理行可包括多个像素对，其中各对共享共同输出信号。在此情况下，提供
在输出(N+0_PIX0UT、N+1_PIX0UT.......)上的信号的各者将表示各像素对的仅一者的输
出，或可能各对中的两个像素的组合输出。因此，为了在物理行中读出各个别像素，使用两个取样及读出操作；在构成所述行的对中的两个像素的各者使用一个取样及读出操作。因此，应理解，提到取样或读取像素行是包含像素的整个物理行，来自物理行的交替像素，来自物理行的像素组合对或其它替代方案，其取决于在像素阵列内的像素结构及读出电路共享布置的细节。保持于取样及保持电容器502中的信号是通过借助读出开关504将取样及保持电容器502顺序连接到输出总线506而读出。在列解码器204中的各输出是经由逻辑门(例如，AND门514、520)电连接到在四个读出开关的各群组中的相应读出开关504。列解码器204解码列地址C0LADDR以选择性地启用在四个读出开关的各群组中的两个读出开关504且选择一个取样及保持电容器502的差动对以用于读出。“选择”(SELECT)信号确定哪些取样及保持电容器502可用于取样且哪些取样及保持电容器502可用于读出。举例来说，当“选择”为低吋，AND门508允许SHR信号操作在四个取样开关500的各群组中的最左取样开关(例如，开关510)以容许复位信号存储于最左取样及保持电容器(例如，电容器512)中。AND门514允许N+x_C0LEN信号(即，N+0_COLEN、N+1_C0LEN、......)选择四个取样电容器502的各群组的右边对以用于读出。当“选择”为高吋，AND门516允许取样到从四个取样及保持电容器502的各群组的左边第三个(例如，电容器518)中，而AND门520允许N+x_C0LEN信号选择四个取样及保持电容器502的各群组的左边对。AND门确保取样及读出操作关于取样电容器502的使 用是互斥的。SHS信号的操作类似于SHR信号的操作。举例来说，当“选择”为低吋，AND门522允许SHS信号操作在四个取样开关500的各群组中的取样开关524以容许图像信号存储于取样及保持电容器526中。AND门514允许N+x_C0LEN信号选择四个取样电容器502的各群组的右边对以用于读出。当“选择”为高吋，AND门528允许取样到最右取样及保持电容器502 (电容器530)中，而AND门520允许N+x_C0LEN信号选择四个取样及保持电容器502的各群组的左边对。现在參考图6，其展示图2及5中所示的取样及读出输出电路210的非并行取样及读取操作的示范性时序图。在取样期间保持“选择”线为低且在读出期间为高，所以仅使用取样及保持开关500的ー个组，取样及保持电容器502的对应组及读出开关504的对应组。在取样期间(时间b与t2之间的时间周期)，保持列地址C0LADDR在未寻址用于读出的任一有源列的给定状态X。SHR及SHS信号操作以取样及保持像素“复位”信号(时间tQ到时间h)，而后像素“信号”信号(时间h到时间t2)。在取样像素行中的所有“复位”及“信号”信号后(在时间t2后的时间周期)，C0LADDR开始提供顺序地址以读出所取样的信号。图7描绘展示于图2及5中的取样及读出输出电路210的并行取样及读取操作 的示范性时序图。假定先前取样操作已将信号存储于取样及读出电容器中以用于读出，C0LADDR立即开始从在四个取样及读出电容器502的各群组中的右边对取样及读出电容器读出信号(见时间t3)，而SHR(时间t3到时间t4)及SHS (时间t4到时间t5)取样到四个取样及读出电容器502的各群组中的左边对取样及读出电容器中。在C0LADDR中的X意味寻址序列已完成且将C0LADDR设定为未寻址用于读出的任一有源列的值。当取样及读出操作在时间t6完成吋，“选择”线切换在四个取样及读出电容器502的各群组中的两组取样及读出电容器的功能。接着C0LADDR开始读出左边对取样及读出电容器，而SHR及SHS取样到四个取样及读出电容器502的各群组中的右边对取样及读出电容器中。在图7实施例中，读出活动是在SHR及SHS的临界下降边缘处发生。此提高可连同所需像素复位或信号取样到取样电容器中的系统噪声的电势。现在參考图8，其展示在根据本发明的实施例中的用于暂停列读出的方法的流程图。最初，起始并行取样及读出操作，如框800所示。来自像素行的信号的取样连同先前所取样的信号的列读出两者基本上同时开始，使得并行执行取样及列读出(例如，图7中的时间 t3)。接下来，如框802所示，在SHR周期(图7中，SHR周期是时间t3到时间t4)结束前N个时钟周期，AFE时钟控制器218停用或暂停传输到AFE电路212 (图2及4)的AFE时钟信号。也暂停供应到列解码器204的列寻址序列。在根据本发明的实施例中，N的值是在可编程控制寄存器(举例来说例如控制寄存器214)中指定，或由设计固定。举例来说，值N经选择以用于可能的最短暂停。如果N太短，那么仍可存在由取样捕捉的系统噪声。如果N太长，那么性能将降低，这是因为寻址序列的完成被延迟。在SHR信号的下降边缘完成SHR周期后，AFE时钟信号到AFE电路212的传输及列寻址序列到列解码器的供应恢复(框804)。在根据本发明的实施例中，列地址序列在框802中其被暂停处恢复。图9是以图形展示框802及框804中所述的操作的时序图。图9中的SH信号对应于图7中的SHR信号或SHS信号。图9提供额外细节且展示围绕图7中在时间t4的SHR或图7中在时间t5的SHS的下降边缘的本发明的实施例。当在框802及框804的背景下考虑吋，SH信号应视为SHR信号。如图9所示，在SHR取样周期结束前某ー时间(在图9中的时间ts)，暂停“AFE时钟”及COLADDR两者，如框802所述。在SHR结束后不久(在图9中的时间tK)，“AFE时钟”及COLADDR恢复，如框804所述。接下来，如框806所示，在SHS周期(图7中，SHS周期是时间t4到时间t5)结束前M个时钟周期，AFE时钟控制器218停用或暂停传输到AFE电路212(图2及4)的AFE时钟信号。也暂停供应到列解码器的列寻址序列。在根据本发明的实施例中，M的值是在可编程控制寄存器(举例来说例如控制寄存器214)中指定，或由设计固定。在SHS信号的下降边缘处完成SHS周期后，AFE时钟信号到AFE电路212的传输及列寻址序列到列解码器的供应恢复(框808)。在根据本发明的实施例中，列地址序列在框806中其被暂停处恢复。如同框802及804，图9以图形展示框806 及806中所述的操作。当在框806及808的背景下考虑吋，SH信号应视为SHS信号。如图9所示，在SHS取样周期结束前某ー时间(在图9中的时间ts)，暂停“AFE时钟”及COLADDR两者，如框806所述。在SHS结束后不久(在图9中的时间tK)，“AFE时钟”及COLADDR恢复，如框808所述。可重复暂停AFE时钟信号及列地址序列直到已从像素阵列取样且读出所有信号。如结合图10及11更详细地描述，在暂停AFE时钟信号及列地址序列时，可存储从各输出电路输出的像素数据。选择性地存储像素数据使像素数据的输出延迟以实现像素数据的不中断输出数据流。图9说明展示于图8中的方法的示范性时序图。在此实施例中，在取样时间(此处通过取样及保持信号SH展示)结束前后，暂停到AFE电路212 (图2及4)的AFE时钟信号达ー个或ー个以上时钟周期。在根据本发明的实施例中，所述AFE时钟信号的此暂停发生在各取样周期结束吋。举例来说，在SHR结束时暂停AFE时钟信号且在SHS结束时再次暂停AFE时钟信号。如较早所述，图9所示的实施例在各取样周期结束时暂停传输到整个AFE的AFE时钟信号。根据本发明的其它实施例可仅暂停到AFE的一部分的AFE时钟信号。举例来说，系统噪声中的充分减少可通过仅暂停到AFE的ASP部分的时钟而实现。在根据本发明的ー个或ー个以上实施例中，图像传感器的输出可能会由无法处置由暂停AFE时钟信号引起的数据流中的中断的成像系统或处理系统接收。图10描绘用于通过使用数字缓冲器使来自图9的中断数据流连续的电路的框图。图11说明展示于图10中的电路的示范性时序图。电路1000接收中断ADC输出“ADC输出”(见图9)且从所述图像传感器输出所需不中断数据流DOUT (见图10及11)。在数字逻辑208 (图2)中通过AFE接ロ 220接收从ADC 400输出的“ ADC输出”。由于列寻址序列的ー个或ー个以上暂停，此数据输出流中将具有ー个或ー个以上中断。当接收到由AFE接ロ 220捕捉的数据时，将其存储于数字缓冲器222中。来自数字缓冲器222的各数据行的读出在第一数据写入缓冲器后数个时钟周期开始，其中时钟周期的数目大于或等于在各读出行期间暂停列地址序列的时钟周期的总数目，如图11所示。在根据本发明的实施例中，数字缓冲器222由具有可选择深度的先进先出(FIFO)存储器所组成，但是所属领域的技术人员将认识到其它实施方案是可能的。虽然图11展示从列寻址序列的単一中断恢复，但是当取样像素行时可发生多个中断。举例来说，当分离地取样像素复位及信号电平(举例来说，使用SHR及SHS信号)吋，可发生多个中断。在多个中断的情况下，来自DOUT的输出数据的起动必须充分延迟以预期所有列寻址中断的总结合时间。数字缓冲器222在相同行中的所有中断期间存储中断ADC输出“ ADC输出”。已特定參考本发明的一些优选实施例来详细描述本发明，但是将理解可在本发明的精神及范围内实现变动及修改。举例来说，本文中已关于复位信号及图像信号的并行取样及读出来描述根据本发明的实施例。根据本发明的其它实施例并非限于此些信号。本发明的实施例可并行读出且取样任一信号及任一数目的信号。此外，已參考特定组件及电路来描述所说明的实施例。根据本发明的其它实施例并非限于此些特定组件。举例来说，图5中所展示的实施例中可使用除AND门以外的逻辑门及不同类型的开关。部件列表100 图像捕捉装置102 光104 成像级106 图像传感器108 处理器110 存储器112 显示器114 输入/输出(I/O)元件200 像素202 像素阵列204 列解码器206 行解码器208 数字逻辑210 取样及读出电路212 模拟前端(AFE)214 控制寄存器216 时序产生器218 模拟前端时钟控制器
220 模拟前端接ロ222 数字缓冲器300 有源区域302 光活性像素列304 光活性像素行306 行參考区域308 列參考区域 400 模/数转换器(ADC)402 模拟信号处理器(ASP)404 可变增益放大器
406可变增益放大器408信号求和节点410数/模转换器(DAC)500取样开关502取样及保持电容器504读出开关506差动模拟输出总线508AND 门 510取样开关512取样及保持电容器514AND 门516AND 门518取样及保持电容器520AND 门522AND 门524取样开关526取样及保持电容器528AND 门530取样及保持电容器1000不中断数据流输出电路
权利要求
1.ー种图像传感器，其包括 ニ维像素阵列，所述阵列包含多个列输出； 输出电路，其连接到各列输出，其中各输出电路经配置以操作并行取样及读取操作； 列解码器，其电连接到各输出电路； 模拟前端AFE电路，其用于处理像素数据； AFE时钟控制器，其用于将AFE时钟信号传输到所述AFE电路以实现所述像素数据的处理；及 时序产生器，其用于输出由所述列解码器接收的列地址序列，其中在取样操作期间所述AFE时钟控制器暂停所述AFE时钟信号的输出，且在所述取样操作期间所述时序产生器暂停所述列地址序列的输出，且与所述取样操作的结束同时或在所述取样操作的结束后恢复所述AFE时钟信号及所述列地址序列的所述输出，且其中暂停所述AFE时钟信号及所述列地址序列达预定数目的时钟周期。
2.根据权利要求I所述的图像传感器，其进ー步包括经配置以选择性地存储来自所述AFE电路的所述像素数据的一部分的输出的数字缓冲器。
3.根据权利要求I所述的图像传感器，其进ー步包括连接到各列输出的多个取样开关。
4.根据权利要求3所述的图像传感器，其进ー步包括连接到各取样开关的取样及保持电容器。
5.根据权利要求4所述的图像传感器，其进ー步包括连接到各取样及保持电容器的读出开关。
6.根据权利要求5所述的图像传感器，其中选择信号用于激活相应读出开关且所述列解码器按序列选择个别输出电路以读出先前所取样的像素信号。
7.根据权利要求I所述的图像传感器，其中所述图像传感器包含于图像捕捉装置中。
8.根据权利要求I所述的图像传感器，其进ー步包括用于存储共同地表示所述预定数目的时钟周期的ー个或ー个以上值的控制寄存器。
9.一种用于从图像传感器读出图像的方法，所述图像传感器包含具有多个列输出的ニ维像素阵列及连接到各列输出的输出电路，其中各输出电路经配置以操作并行取样及读取操作，所述方法包括 在各输出电路中起始并行取样及读取操作； 在第一取样操作期间，暂停AFE时钟信号及列地址序列的输出 '及在完成所述第一取样操作时或之后，恢复所述AFE时钟信号及所述列地址序列的所述输出， 其中暂停所述AFE时钟信号及所述列地址序列的所述输出达预定第一数目的时钟周期。
10.根据权利要求9所述的方法，其进ー步包括在第二取样操作期间，暂停所述AFE时钟信号及所述列地址序列的所述输出；及在完成所述第二取样操作时或之后，恢复所述AFE时钟信号及所述列地址序列的所述输出，其中暂停所述AFE时钟信号及所述列地址序列的所述输出达预定第二数目的时钟周期。
11.根据权利要求10所述的方法，其进ー步包括选择性地存储从各输出电路输出的像素数据，同时暂停所述AFE时钟信号及所述列地址序列。
12.根据权利要求10所述的方法，其中所述第一与第二预定数目的时钟周期相同。
13.根据权利要求10所述的方法，其中所述第一与第二预定数目的时钟周期不同。
全文摘要
本发明揭示一种图像传感器，其包含具有多个列输出的二维像素阵列及连接到各列输出的输出电路。各输出电路经配置以操作并行取样及读取操作。模拟前端AFE电路处理从所述输出电路输出的像素数据且AFE时钟控制器将AFE时钟信号传输到所述AFE电路以实现所述像素数据的处理。时序产生器输出列地址序列，由列解码器接收所述列地址序列。在一个或一个以上取样操作期间，所述AFE时钟控制器暂停所述AFE时钟信号的输出，且在所述取样操作期间，所述时序产生器暂停所述列地址序列的输出。所述AFE时钟信号及所述列地址序列的所述输出在所述取样操作结束时恢复。
文档编号H04N5/374GK102652431SQ201080055516
公开日2012年8月29日 申请日期2010年12月15日 优先权日2009年12月31日
发明者拉维·姆鲁德云扎亚, 杰夫里·S·格斯滕伯格, 约翰·托马斯·康普顿 申请人:全视科技有限公司