视频信号处理电路与其方法

专利名称：视频信号处理电路与其方法
视频信号处理电路与其方法
技术领域：
本申请是有关于ー种视频信号处理电路与其方法。
背景技木电视机已成为人们生活不可或许的电子产品。现在，数字电视更是众所瞩目，因为数字电视的分辨率和细致度明显提高，还有抗干扰能力使画质不受气候影响，且更能提供各种互动功能和软件升级功能。能够接收并处理外来数字电视信号的电视机，或有内置数字电视译码器的电视机，一般称为数字电视机。能够接收并处理外来数字电视信号的电视机已逐渐普及，但大部份家庭仍使用只能接收模拟电视信号的电视机。如要继续使用这些只能接收模拟电视信号的电视机，可以在电视机上安装「数字电视机上盒(Set-top Box)」，以把数字电视信号转换成模拟电视信号，就能以模拟电视机接收数字电视信号。 数字电视机上盒将数字电视频信号转为模拟信号，再经解调变、解压缩、数模转换后，成为人眼可以观看的模拟视频信号。于数字电视机上盒的视频信号处理过程中，如果传输串流(Transport Stream,TS)的位率无法保持稳定的话，则后续的处理(如解扰乱操作)可能会被迫中断或是误动作。

发明内容本申请系有关于ー种视频信号处理电路与其方法，其保持/改变TS信号的位率。根据本揭露的ー实施例，提出一种视频信号处理电路，包括一传输串流译码单兀，译码ー解调变后模拟射频信号以产生一第一传输串流信号；以及ー传输串流率控制单元，根据该第一传输串流信号的位率，决定是否插入一空白封包串流至该第一传输串流信号以产生一第二传输串流信号。根据本揭露的另ー实施例，提出一种视频信号处理方法，包括译码ー解调变后模拟射频信号以产生一第一传输串流信号；以及根据该第一传输串流信号的位率，决定是否插入一空白封包串流至该第一传输串流信号以产生一第二传输串流信号。为了对本申请的上述及其它方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下

图I显示根据本揭露的一实施例的视频信号处理电路的功能示意图。图2显示根据本揭露实施例的TS率控制单元的方块图。图3显示根据本揭露实施例的控制逻辑电路的功能方块图。图4A显示根据本揭露实施例的写入控制信号产生单元的信号时序图。图4B显示根据本揭露实施例的写入地址产生単元的信号时序图。
图4C显示根据本揭露实施例的读取控制信号产生单元的信号时序图。图4D显示根据本揭露实施例的读取地址产生单元的信号时序图。图4E显示根据本揭露实施例的可用封包量指示单元的信号时序图。图4F显示根据本揭露实施例的输出封包产生单元的信号时序图。图4G显示根据本揭露实施例的频率产生单元的信号时序图。图5显示根据本揭露实施例的有限状态机的示意图。图6A显示根据本揭露实施例的决定单元的信号时序图。图6B显示根据本揭露实施例的已传输封包量计数单元的信号时序图。
图6C显示根据本揭露实施例的等待周期计数单元的信号时序图。图6D显示根据本揭露实施例的FSM控制单元的信号时序图。图6E显示根据本揭露实施例的数据有效指示単元的信号时序图。主要组件符号说明I :调谐单元2 :解调变单元3 TS译码单元4 TS率控制单元5 :解扰乱单元6 TS解多任务单元7 =MPEG译码单元45 :空白封包串流产生单元47:多任务器100:TS缓冲单元200 :控制逻辑电路200A :写入控制信号产生单元200B :写入地址产生单元200C :读取控制信号产生单元200D :读取地址产生单元200E :可用封包量指示単元200F :输出封包产生单元200G :频率产生单元300:有限状态机201、203、218、227、264、279、289、298 :闩锁单元206、208、230、243、252、292，295、299 :逻辑闸210、232、256、257、272 :加法单元215、235、237、261、263、274、283、285 :多任务器221、223、240、281 :比较器300A:决定单元300B 已传输封包量计数单元300C :等待周期计数单元300D FSM 控制单元300E :数据有效指示単元305、308、330、335、347、349、366、398 :逻辑闸302、324、364、389、392、394 :比较器
314、318、328、355、358、372、378、383 :多任务器321、361、366、375、386 :闩锁单元311、351、367 :加法单元
具体实施方式图I显示根据本揭露的一实施例的视频信号处理电路的功能示意图。如图I所示，视频信号处理电路包括调谐单元(tuner) I,解调变单元2, TS译码单元(TS decoder) 3,TS率控制单元4，解扰乱单元(descrambler) 5，TS解多任务单元6与MPEG译码单元7。调谐单元I接收模拟射频信号RF，将射频信号RF降频，比如由高频(比如但不受限于200 800MHz)降至中频(比如但不受限于36MHz左右)，然后传送至解调变单元2。解调变单元2对信号进行解调变(比如频道校正，频道同步化，除错，频道编码等) 后，送出给TS译码单元3。TS译码单元3对解调变单元2的输出信号进行TS译码，以解出TS信号。TS率控制单元4可改变TS信号的位率。位率经过改变后的TS信号送至解扰乱单元5，进行解扰乱。TS解多任务单元6对解扰乱単元5的输出信号进行解扰乱，并送至MPEG译码单元7，以产生人眼可观看的模拟视频信号AV0UT。现将说明根据本揭露实施例的TS率控制单元4的操作，以说明其如何改变TS信号的位率。现请參考图2，其显示根据本揭露实施例的TS率控制单元4的方块图。如图2所示，TS率控制单元4包括TS缓冲单元100、空白封包串流产生单元45、多任务器47与控制逻辑电路电路200。TS率控制单元4改变TS信号的位率，也就是说，TS率控制单元4从信号TSRl产生信号TSR2，其中，信号TSRl与信号TSR2的位率原则上不同，信号TSRl与TSR2都是TS信号。TS信号包括信号MPDATA、MPERR、MPSTR、MPDVAL与MPCLK。信号MPDATA代表数据，信号MPERR代表数据是否有误，信号MPSRT代表数据起始，信号MPDVAL代表数据是否有效，而信号MPCLK则是信号TS的频率信号。于本揭露中，信号MPDATA、MPERR、MPSTR亦可合称为信号TS的封包信号。TS缓冲单元100比如但不受限于由双端SRAM所实施。于另一可能实施做法中，TS缓冲单元100可为循环式缓冲存储器(circular buffer)。读取控制信号RD,由控制逻辑电路电路200所产生，用以控制TS缓冲单元100进行读取操作。地址信号addr_RD是读取地址。写入控制信号WR，由控制逻辑电路电路200所产生，用以控制TS缓冲单元100进行写入操作。地址信号addr_WR则是写入地址。信号TSR2内的封包可能由TS缓冲单元100所提供或是由空白封包串流产生单元45所提供。空白封包串流产生单元45提供空白封包串流。如果暂存于TS缓冲单元100的可用封包数量大于门坎值T的话，则信号TSR2的封包由TS缓冲单元100所提供；否则，信号TSR2的封包由空白封包串流产生单元45所提供。多任务器47受控于控制逻辑电路电路200所产生的信号SA，以选择信号TSR2内的封包(比如包括信号MPDATA_out、MPERR_out与MPSTR_out)由TS缓冲单元100所提供或是由空白封包串流产生单元45所提供。亦即，控制逻辑电路电路200会根据TS缓冲单元100所暂存的可用封包数量是否足够(是否大于门坎值T)来产生信号SA，以控制多任务器47输出由TS缓冲单元100所提供的信号(信号TSRl内的封包，其至少比如包括信号MPDATA_in、MPERR_in与MPSTR_in)或是由空白封包串流产生单元45所提供的空白封包串流。由多任务器47所输出的信号标不为48。控制逻辑电路电路200会根据信号TSRl中的信号MPDVALjn与MPCLKjn来产生信号RD、addr_RD、WR与addr_WR。控制逻辑电路电路200会根据控制信号RD与WR来产生信号SA，以控制多任务器47。控制逻辑电路200从多任务器47的输出信号48产生信号50 (比如，将信号48闩锁成为信号50)，以将信号50当成信号TSR2的封包。控制逻辑电路200 更产生信号 MPDVAL_out 与 MPCLK_out。现请參考图3，其显示根据本揭露实施例的控制逻辑电路200的功能方块图。控制逻辑电路200包括写入控制信号产生单元200A、写入地址产生单元200B、读取控制信号产生单元200C、读取地址产生单元200D、可用封包量指示单元200E、输出封包产生单元200F、频率产生单元200G与有限状态机(FSM，finite state machine) 300。图4A显示根据本揭露实施例的写入控制信号产生单元200A的信号时序图。写入 控制信号产生单元200A产生写入控制信号WR。请參考图3与图4A。写入控制信号产生单元200A包括闩锁单元201与203，以及逻辑闸206与208。在此，逻辑闸206与208比如但不受限于分别为反相逻辑闸与或逻辑闸。闩锁单元201根据频率信号elk而闩锁频率信号MPCLK_in，闩锁单元201的输出信号输入至闩锁单元203与逻辑闸208。闩锁单元203根据频率信号elk而闩锁其输入信号(亦即闩锁単元201的输出信号)，并将输出信号输入至逻辑闸206。逻辑闸206将闩锁単元203的输出信号反相后，输入至逻辑闸208。逻辑闸208对信号MPDVAL_in、闩锁单元201的输出信号与逻辑闸206的输出信号进行逻辑运算，以得到写入控制信号WR。闩锁单元201的输出信号可视为频率信号MPCLKjn的取样信号，其落后于频率信号MPCLKjn有I个频率信号elk的周期。闩锁单元203的输出信号可视为频率信号MPCLKjn的取样信号，其落后于频率信号MPCLKjn有2个频率信号elk的周期。由图4A可知，当信号MPDVALjn为有效(比如但不受限于逻辑高)时，于本揭露实施例中，以信号MPCLKjn的上升边缘来产生写入控制信号WR，其脉冲宽度频率信号elk的I个周期。图4B显示根据本揭露实施例的写入地址产生単元200B的信号时序图。写入地址产生单元200B产生写入地址addr_WR。请參考图3与图4B。写入地址产生单元200B包括加法单元232，多任务器235与237，闩锁单元243，以及比较器240。參数L代表TS缓冲单元100的大小(亦即写入地址addr_WR的上限)，在此以L = 939为例，但知本揭露并不受限于此，如果TS缓冲单元100的容量増加的话，则參数L变大，反之亦然。由于TS缓冲单元100以循环式缓冲存储器为例，故而，当写入地址addr_WR已到达參数L时(addr_WR = L)，比较器240会输出逻辑0，以使得多任务器235选择“O”给多任务器237与闩锁单元243，以重设写入地址addr_WR。反之，如果写入地址addr_WR尚未到达參数L时(addr_WR < L)，比较器240会输出逻辑1，以使得多任务器235选择加法单元232的输出“addr_WR+l”给多任务器237与闩锁单元243，以递增写入地址addr_WR。所以，写入控制信号WR出现时，写入地址addr_WR会被递增，直到写入地址addr_WR等于上限值L为止。详细地说，当写入地址addr_WR未到达上限值L时，多任务器235输出加法单元232的加法结果“addr_WR+l”，而于写入控制信号WR出现时，多任务器237输出多任务器235的输出信号“addr_WR+l”给闩锁単元243。所以，于频率信号elk触发下，闩锁单元243输出递增后的写入地址addr_WR。图4C显示根据本揭露实施例的读取控制信号产生单元200C的信号时序图。读取控制信号产生单元200C产生读取控制信号RD。请參考图3与图4C。读取控制信号产生单元200C包括加法单元210，多任务器215，闩锁单元218与227，逻辑闸230，以及比较器221与223。由加法单元210，多任务器215与闩锁单元218组成递增单元，使得參数N往上加。详细地说，加法単元210输出“N+1”给多任务器215 ;当信号Cl为逻辑O时，多任务器215输出“N+1”给闩锁単元218 ;于频率elk触发时，闩锁单元218输出“N+1”。而当信号Cl为逻辑I吋，多任务器215输出I给闩锁単元218，以重设N值为I。參数P代表频率信号MPCLK_out的周期对频率信号elk的周期的比值(P = MPCLK_out/clk)，在此以P = 6为例做说明。比较器221比较N值与P值，当这两者相同时，比较器221输出逻辑I的信号Cl ;反之亦然。比较器223比较N值与P/2值，当这两者相同时，比较器223输出逻辑I的信号C2;反之亦然。也就是说，当N= 3时，信号C2为逻辑I;否则，信号C2为逻辑O。闩锁单元227闩锁信号C2。逻辑闸230将信号SA与闩锁单元227的输出信号进行及逻辑运 算，以产生读取控制信号RD。所以，由上述及图4C可知，当N = 3时，信号C2为逻辑1，故而，于信号SA= I的情况下，在频率elk触发时，读取控制信号RD会被产生。图4D显示根据本揭露实施例的读取地址产生单元200D的信号时序图。读取地址产生单元200D产生读取地址addr_RD。请參考图3与图4D。读取地址产生单元200D包括加法单元272，多任务器274与283，闩锁单元279，以及比较器281。參数L也代表读取地址addr_RD的上限，在此以L = 939为例，但知本揭露并不受限于此。当读取地址addr_RD已到达參数L时(addr_RD = L)，比较器281会输出逻辑0，以使得多任务器274选择“O”给多任务器283与闩锁单元279，以重设addr_RD。反之，如果读取地址addr_RD尚未到达參数L时(addr_RD < L)，比较器281会输出逻辑1，以使得多任务器274选择加法单元272的输出“l+addr_RD”给多任务器283与闩锁单元279，以递增读取地址addr_RD。所以，当读取控制信号RD出现时，读取地址addr_RD会被递增，直到读取地址addr_RD等于上限值L为止。详细地说，当读取地址addr_RD未到达上限值L吋，多任务器274输出加法单元272的加法結果“ l+addr_RD”，而于读取控制信号RD出现时，多任务器283输出多任务器274的输出信号“l+addr_RD”给闩锁单元279。所以，在频率信号elk触发下，闩锁单元279输出递增后的读取地址addr_RD。图4E显示根据本揭露实施例的可用封包量指示单元200E的信号时序图。可用封包量指示単元200E可指示TS缓冲单元100内暂存的可用封包量。请參考图3与图4E。可用封包量指示单元200E包括加法单元256与257，多任务器261与263，闩锁单元264，以及逻辑闸252。加法单元256将信号F加1，而加法単元257则将信号F减I。F值可代表目前暂存于TS缓冲单元100内的可用封包量。多任务器261受控于控制信号RD与WR。当控制信号RD与WR分别为O与I时(亦即在写入数据于TS缓冲单元100吋)，多任务器261选择加法単元256的加法结果“F+1 ”给多任务器263 ;由于逻辑闸252的输出信号为逻辑1，故而，多任务器263选择多任务器261的输出信号“F+1”给闩锁単元264 ;于频率信号elk触发下，闩锁单元264输出信号“F+1”，如此可将信号F加I。亦即，在写入封包至TS缓冲单元100时，由于暂存于TS缓冲单元100内的可用封包多I笔，所以F值加I。相反地，当控制信号RD与WR分别为I与O时(亦即从TS缓冲单元100读出数据时)，多任务器261选择加法単元257的加法结果“F-1”给多任务器263 ;由于逻辑闸252的输出信号为逻辑I，故而，多任务器263选择多任务器261的输出信号“ F-1”给円锁单兀264 ;于频率信号elk触发下，闩锁单元264输出信号“F-1”，如此可将信号F减I。亦即，在从TS缓冲单元100读取数据时，暂存于TS缓冲单元100内的可用封包少I笔，所以F值减
Io图4F显示根据本揭露实施例的输出封包产生单元200F的信号时序图。输出封包产生单元200F产生输出封包。请參考图3与图4F。输出封包产生单元200F包括多任务器285与闩锁单元289。当信号Cl出现时，多任务器285输出信号48给闩锁单元289 ;于频率elk触发时，闩锁单元289输出多任务器285的输出信号，成为信号50。
图4G显示根据本揭露实施例的频率产生单元200G的信号时序图。频率产生单元200G产生频率信号信号MPCLK_out。请參考图3与图4G。频率产生单元200G包括逻辑闸292，295与299，以及闩锁单元298。于时序T41处，信号Cl转态至逻辑I但信号C2为逻辑0，故而，经逻辑闸292，295与299的逻辑运算后，逻辑闸295输出逻辑I给闩锁単元298。于频率elk触发下，于时序T42处，闩锁单元298输出所闩锁的逻辑1，故而，信号MPCLK_out 设为 I。于时序T43处，信号C2转态至逻辑I但信号Cl为逻辑0，故而，经逻辑闸292，295与299的逻辑运算后，逻辑闸295输出逻辑O给闩锁単元298。于频率elk触发下，于时序T44处，闩锁单元298输出所闩锁的逻辑0，故而，信号MPCLK_out设为O。亦即，当信号Cl出现时，信号MPCLK_out被设为I (信号Cl可视为频率设定信号)，而当信号C2出现时，信号MPCLK_out被重设为O (信号C2可视为频率重设信号)。现请參考图5，其显示根据本揭露实施例的有限状态机300的示意图。如图5所示，有限状态机300包括决定单元300A，已传输封包量计数单元300B，等待周期计数单元300C，FSM控制单元300D，与数据有效指示单元300E。在本揭露实施例中，有限状态机300有3个状态闲置状态(idle) S0，传输状态(transfer) SI与等待状态(wait)S2。图6A显示根据本揭露实施例的决定单元300A的信号时序图。决定单元300A决定，当有限状态机300由闲置状态SO进入至传输状态SI吋，暂存于TS缓冲单元100内的可用封包量是否大于门坎值T，以用于决定要从TS缓冲单元100内读出数据给控制逻辑电路200，或是由空白封包串流产生单元45产生空白封包串流给控制逻辑电路200。决定单元300A包括逻辑闸305与308，比较器302，多任务器328与闩锁单元366。当有限状态机300由闲置状态SO进入至传输状态SI时，信号Cl与SO同时出现，所以，逻辑闸305输出为逻辑I信号Cll给逻辑闸308。逻辑闸308接收比较器302的比较結果。当F大于T时，比较器302输出逻辑1，反之亦然。以图6A为例，信号SO出现时，F为284(假设T为188)，故而比较器302输出逻辑I。所以，信号C3为逻辑I。由于信号Cll为逻辑1，所以，多任务器328选择信号C3(逻辑I)给闩锁単元366，于频率信号Clk触发下，闩锁单元366输出逻辑I的信号A，这代表，由闲置状态SO进入至传输状态SI时，以图6A为例，暂存于TS缓冲单元100内的可用封包量F大于门坎值T。图6B显示根据本揭露实施例的已传输封包量计数单元300B的信号时序图。已传输封包量计数单元300B计数已传输封包量K是否已到达门坎值PS ;如果是的话，则有限状态机300会从传输状态SI进入至等待状态S2。已传输封包量计数单元300B包括逻辑闸330与335，加法单元311，多任务器314与318，闩锁单元321与比较器324。所以，当K值等于參数PS吋，代表已传输封包量K已到达门坎值PS，故而，有限状态机300从传输状态SI进入至等待状态S2。信号Cl代表是否已经经过频率信号MPCLK_out的I个周期。当有限状态机300处于传输状态SI时，如果信号Cl出现，则逻辑闸346输出逻辑I的信号C4。加法単元311，多任务器314与318以及闩锁单元321将K值向上计数，直到K值等于參数PS为止。其细节如下。
在K值尚未到达參数PS时，比较器324输出逻辑O的信号C5，故而，多任务器314输出加法単元311的加法结果“K+1 ”给多任务器318 ;由于信号C4为逻辑1，故而，多任务器318输出多任务器314的输出信号“K+1”给闩锁单元321，以将K值向上计数，直到K值到达參数PS为止。于K值到达參数PS时，比较器324输出逻辑I的信号C5，故而，多任务器314输出O给多任务器318 ;由于信号C4为逻辑I，故而，多任务器318输出O给闩锁单元321，以将K值重设为O。当信号C5为逻辑I吋，逻辑闸348输出逻辑I的信号C6。逻辑I的信号C6有关于使得信号SI转态为逻辑O并使信号S2转态为逻辑1，代表有限状态机300由传输状态SI进入至等待状态S2，其细节将于底下描述的。图6C显示根据本揭露实施例的等待周期计数单元300C的信号时序图。等待周期计数单元300C包括逻辑闸347与349，加法单元351，多任务器355与358，闩锁单元361与比较器364。等待周期计数单元300C计数有限状态机300处在等待状态S2的周期数W，以决定是否将有限状态机300由等待状态S2变成闲置状态S0，以比如节省耗电量。请參考图5与图6C。于时序T631处，信号Cl为逻辑0，信号C8为逻辑0，信号SI转态为逻辑O且信号S2转态为逻辑I，故而，逻辑闸347输出逻辑O的信号C7且逻辑闸349输出逻辑O的信号C9。由于信号C7为逻辑0，所以多任务器358选择W给闩锁単元361。亦即，于时序T631处，W维持原值。于时序T632，信号Cl转态为逻辑I且信号CS为逻辑，信号SI为逻辑O且信号S2为逻辑1，故而，逻辑闸347输出逻辑I的信号C7且逻辑闸349输出逻辑O的信号C9。由于信号CS为逻辑1，所以多任务器355选择加法単元351的加法结果“W+1”给多任务器358 ；由于信号C7为逻辑1，所以多任务器355选择多任务器355的输出“W+1”给円锁单兀361。亦即，于时序T632处，W向上计数。W向上计数，直到W = WS为止，在此假设WS = 12。于时序T633处，由于W已等于WS,所以，比较器364输出逻辑I的信号C8,故而信号C9变成逻辑I ;由于信号C8为逻辑1，故多任务器355选择“O”给多任务器358，如此将使得“O”经由多任务器358而进入至闩锁单元361，使得W被重设为O。信号C9的转态至逻辑I有关于使得有限状态机300的状态由等待状态S2变成闲置状态SO，其细节将于底下描述之。所以，由图6C可看出，于本揭露实施例中，当等待周期计数单元300C计数有限状态机300处在等待状态S2的周期数W已到达门坎值WS吋，将使得有限状态机300由等待状态S2变成闲置状态S0。图6D显示根据本揭露实施例的FSM控制单元300D的信号时序图。FSM控制单元300D包括逻辑闸366与398，加法单元367，多任务器378与383，闩锁单元386，与比较器389，392与394。FSM控制单元300D控制有限状态机300的状态，并输出信号SA。请參考图5与图6D。于时序T641处，由于信号C6转态至逻辑1(其原因如图6B所述，由于所传输封包量已等于门坎值T)，故而，逻辑闸366输出逻辑I的信号C10。由于信号S2为逻辑O,所以，多任务器378选择M+1给多任务器383 ;由于信号ClO为逻辑I,多任务器383选择多任务器378的输出信号“M+1”给闩锁单元386。故而，于时序T642处，M值由I向上计数为2 ;使得比较器394输出逻辑I的信号S2，代表有限状态机300由传输状态SI进入至等待状态S2。 于时序T643处，由于信号C9转态至逻辑I (其原因如图6C所述，由于处于等待状态S2下的周期数已到达门坎值WS)，故而，逻辑闸366输出逻辑I的信号C10。由于信号S2为逻辑1，所以，多任务器378选择“O”给多任务器383 ;由于信号ClO为逻辑I，多任务器383选择多任务器378的输出信号“O”给闩锁单元386。故而，于时序T644处，M值被重设为O ;使得比较器389输出逻辑I的信号S0，代表有限状态机300由等待状态S2进入至闲置状态S0。于时序T645处，由于信号Cll转态至逻辑I (其原因如图6A所述,代表有限状态机300要由闲置状态SO进入至传输状态SI)，故而，逻辑闸366输出逻辑I的信号C10。由于信号S2为逻辑0，所以，多任务器378选择“M+1 ”给多任务器383 ;由于信号ClO为逻辑1，多任务器383选择多任务器378的输出信号“ M+1”给闩锁单元386。故而，于时序T645处，M值由O向上计数为I ;使得比较器392输出逻辑I的信号SI，代表有限状态机300由闲置状态SO进入至传输状态SI。由于信号SI为逻辑I (代表进入至传输状态SI)，如果在此时的信号A为逻辑I的话(如图6A所示，代表TS缓冲单元100内所暂存的封包数量大于可用封包门坎值T)，则信号SA为逻辑1，以使得多任务器47输出TS缓冲单元100的输出数据。相反地，于信号SI为逻辑I (代表进入至传输状态SI)时，如果在此时的信号A为逻辑O的话(代表TS缓冲单元100内所暂存的封包数量小于可用封包门坎值T)，则逻辑闸398输出逻辑O的信号SA，以使得多任务器47输出由空白封包串流产生单元45所提供的空白封包串流。图6E显示根据本揭露实施例的数据有效指示単元300E的信号时序图。数据有效指示单元300E包括多任务器372与闩锁单元375。于信号SI转态至逻辑I时或之后(亦即有限状态机300进入至传输状态SI时或之后)，代表控制逻辑电路200已输出封包。所以，于信号Cl转态至逻辑I且信号SI为逻辑1，所以，多任务器372输出SI (逻辑I)给闩锁单元375，故而，于频率信号elk触发下，闩锁单元375输出逻辑I的信号MPDVAL_out，代表控制逻辑电路200已输出有效封包，此有效封包可能包括信号TSRl的信号MPDATA_in、MPERR_in与MPSTR_in，或是包括空白封包串流。故而，由上述说明可知，于本揭露实施例中，当要传输封包给后端的解扰乱单元5时，不论由前端的调谐单元I与解调变单元2所送出的信号的位率是否有所变动，TS率控制単元4保持TS信号的位率，以使得后端的解扰乱单元5较不会因为TS信号的位率变动导致误动作。
综上所述，虽然本申请已以实施例揭露如上，然其并非用以限定本发明。本申请所属技术领域中具有通常知识者，在不脱离本申请的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视后附的申请专利范围所界定者为准。
权利要求
1.一种视频信号处理电路，包括 一传输串流译码单元，译码ー解调变后模拟射频信号以产生一第一传输串流信号；以及 一传输串流率控制单元，耦接至该传输串流译码单元，根据该第一传输串流信号的位率，决定是否插入一空白封包串流至该第一传输串流信号以产生一第二传输串流信号。
2.根据权利要求I所述的视频信号处理电路，其特征在干，该传输串流率控制单元包括 一传输串流缓冲单元，用以暂存该第一传输串流信号的一封包信号； 一控制逻辑电路，从该第一传输串流信号的ー频率信号与该第一传输串流信号的一数据有效指示信号产生ー操作控制信号、一地址信号、一多任务器控制信号、该第二传输串流信号的ー频率信号与该第二传输串流信号的一数据有效指示信号； 一空白封包串流产生单元，产生该空白封包串流；以及 一多任务器，耦接至该传输串流缓冲单元、该控制逻辑电路与该空白封包串流产生单元，根据该控制逻辑电路所产生的该多任务器控制信号，以决定将该传输串流缓冲单元所暂存的该第一传输串流信号的该封包信号与该空白封包串流的至少ー者传输至该控制逻辑电路； 其中，该传输串流缓冲单元根据该控制逻辑电路所产生的该操作控制信号与该地址信号而进行读/写操作；以及 其中，如果该控制逻辑电路判断暂存于该传输串流缓冲单元内的一可封包数量大于ー可用封包门坎值的话，则该控制逻辑电路从该第二传输串流信号的该封包信号由该传输串流缓冲单元所提供，否则，该控制逻辑电路判断该第二传输串流信号的该封包信号由该空白封包串流产生单元所提供。
3.根据权利要求2所述的视频信号处理电路，其特征在于，该控制逻辑电路包括 一写入控制信号产生单元，耦接至该传输串流译码单元，从该第一传输串流信号的该频率信号的多个取样信号与该第一传输串流信号的该数据有效指示信号来产生ー写入控制信号给该传输串流缓冲单元，以控制该传输串流缓冲单元的一写入操作。
4.根据权利要求3所述的视频信号处理电路，其特征在于，该控制逻辑电路更包括 一写入地址产生単元，耦接至该写入控制信号产生单元，当该写入控制信号出现时，该写入地址产生単元递增ー写入地址，该写入地址控制该传输串流缓冲单元的该写入操作，当该写入地址到达一上限值时，该写入地址产生単元重设该写入地址。
5.根据权利要求4所述的视频信号处理电路，其特征在于，该控制逻辑电路更包括 一读取控制信号产生单元，递增ー參数，井根据该參数与ー频率比值间的ー关系来产生ー频率设定信号与ー频率重设信号，该读取控制信号产生单元根据该频率重设信号与该多任务器控制信号来产生ー读取控制信号以控制该传输串流缓冲单元的ー读取操作。
6.根据权利要求5所述的视频信号处理电路，其特征在于，该控制逻辑电路更包括 一读取地址产生単元，耦接至该读取控制信号产生单元，当该读取控制信号出现时，该读取地址产生单元递增ー读取地址，该读取地址控制该传输串流缓冲单元的该读取操作，当该读取地址到达一上限值时，该读取地址产生単元重设该读取地址。
7.根据权利要求6所述的视频信号处理电路，其特征在于，该控制逻辑电路更包括一可用封包量指示単元，耦接至该写入控制信号产生单元与该读取控制信号产生单元; 在该传输串流缓冲单元被写入时，该可用封包量指示単元递增一可用封包量指示数量; 在该传输串流缓冲单元被读取时，该可用封包量指示単元递减该可用封包量指示数量。
8.根据权利要求7所述的视频信号处理电路，其特征在于，该控制逻辑电路更包括 一输出封包产生单元，耦接至该多任务器，当该频率设定频率出现时，该输出封包产生単元从该多任务器的ー输出信号产生该第二传输串流信号的该封包信号。
9.根据权利要求8所述的视频信号处理电路，其特征在于，该控制逻辑电路更包括 一频率产生単元，耦接至该读取控制信号产生单元； 当该频率设定信号出现时，该频率产生单元设定该第二传输串流信号的该频率信号；以及 当该频率重设信号出现时，该频率产生单元重设该第二传输串流信号的该频率信号。
10.根据权利要求9所述的视频信号处理电路，其特征在于，该控制逻辑电路更包括 一有限状态机，耦接至该写入控制信号产生单元与该可用封包量指示単元，根据该频率设定信号与该可用封包量指示数量而产生该多任务器控制信号与该第二传输串流信号的该数据有效指示信号，该有限状态机具有ー闲置状态、一传输状态与一等待状态。
11.根据权利要求10所述的视频信号处理电路，其特征在于，该有限状态机包括 一决定单元，耦接至该写入控制信号产生单元与该可用封包量指示単元，当该有限状态机由该闲置状态进入至该传输状态时，该决定单元判断暂存于该传输串流缓冲单元内的该可封包数量是否大于该可用封包门坎值。
12.根据权利要求11所述的视频信号处理电路，其特征在于，该有限状态机包括 一已传输封包量计数单元，耦接至该读取控制信号产生单元，计数一已传输封包量是否到达一已传输封包门坎值，如果是的话，则该有限状态机从该传输状态进入至该等待状态。
13.根据权利要求12所述的视频信号处理电路，其特征在于，该有限状态机包括 一等待周期计数单元，耦接至该读取控制信号产生单元，计数该有限状态机处在该等待状态的一周期数，以决定是否将该有限状态机由该等待状态进入至该闲置状态。
14.根据权利要求13所述的视频信号处理电路，其特征在于，该有限状态机包括 一状态控制単元，耦接至该决定単元、该已传输封包量计数单元与该等待周期计数单元，控制该有限状态机的状态，井根据该有限状态机的状态与该决定单元的一判断结果而输出该多任务器控制信号。
15.根据权利要求14所述的视频信号处理电路，其特征在于，该有限状态机包括 一数据有效指示単元，耦接至该状态控制单元，于该有限状态机进入至该传输状态时或之后，于该频率设定信号转态时，该数据有效指示単元产生该第二传输串流信号的该数据有效指示信号。
16.一种视频信号处理方法，包括 译码ー解调变后模拟射频信号以产生一第一传输串流信号；以及根据该第一传输串流信号的位率，决定是否插入一空白封包串流至该第一传输串流信号以产生一第二传输串流信号。
17.根据权利要求16所述的视频信号处理方法，其特征在干，产生该第二传输串流信号的该步骤包括 暂存该第一传输串流信号的一封包信号； 从该第一传输串流信号的ー频率信号与该第一传输串流信号的一数据有效指示信号产生ー操作控制信号、一地址信号、一多任务控制信号、该第二传输串流信号的ー频率信号与该第二传输串流信号的一数据有效指示信号； 产生该空白封包串流；以及 根据该多任务控制信号，以决定将所暂存的该第一传输串流信号的该封包信号与该空白封包串流的至少ー者传出； 根据该操作控制信号与该地址信号而进行一传输串流缓冲单元的ー读/写操作；以及 如果判断所暂存的一可封包数量大于一可用封包门坎值的话，则从该第二传输串流信号的该封包信号由该传输串流缓冲单元所提供，否则，判断该第二传输串流信号的该封包信号由该空白封包串流所提供。
18.根据权利要求17所述的视频信号处理方法，其特征在于，更包括 从该第一传输串流信号的该频率信号的多个取样信号与该第一传输串流信号的该数据有效指示信号来产生ー写入控制信号给该传输串流缓冲单元，以控制该传输串流缓冲单元的一写入操作。
19.根据权利要求18所述的视频信号处理方法，其特征在于，更包括 当该写入控制信号出现时，递增一写入地址，该写入地址控制该传输串流缓冲单元的该写入操作；以及 当该写入地址到达一上限值时，重设该写入地址。
20.根据权利要求19所述的视频信号处理方法，其特征在于，更包括 递增ー參数，井根据该參数与ー频率比值间的ー关系来产生ー频率设定信号与ー频率重设信号； 根据该频率重设信号与该多任务控制信号来产生ー读取控制信号以控制该传输串流缓冲单元的ー读取操作。
21.根据权利要求20所述的视频信号处理方法，其特征在于，更包括 当该读取控制信号出现时，递增ー读取地址，该读取地址控制该传输串流缓冲单元的该读取操作；以及 当该读取地址到达一上限值时，重设该读取地址。
22.根据权利要求21所述的视频信号处理方法，其特征在于，更包括 在写入该传输串流缓冲单元时，递增一可用封包量指示数量；以及 在读取该传输串流缓冲单元吋，递减该可用封包量指示数量。
23.根据权利要求22所述的视频信号处理方法，其特征在于，更包括 当该频率设定频率出现时，从该多任务器的ー输出信号产生该第二传输串流信号的该封包信号。
24.根据权利要求23所述的视频信号处理方法，其特征在于，更包括当该频率设定信号出现时，设定该第二传输串流信号的该频率信号；以及 当该频率重设信号出现时，重设该第二传输串流信号的该频率信号。
25.根据权利要求24所述的视频信号处理方法，其特征在于，更包括 根据该频率设定信号与该可用封包量指示数量而产生该多任务控制信号与该第二传输串流信号的该数据有效指示信号。
26.根据权利要求25所述的视频信号处理方法，其特征在于，更包括 当由一闲置状态进入至ー传输状态时，判断暂存于该传输串流缓冲单元内的该可封包数量是否大于该可用封包门坎值。
27.根据权利要求26所述的视频信号处理方法，其特征在于，更包括 计数一已传输封包量是否到达一已传输封包门坎值；以及 如果是的话，则从该传输状态进入至一等待状态。
28.根据权利要求27所述的视频信号处理方法，其特征在于，更包括 计数处在该等待状态的一周期数，以决定是否将由该等待状态进入至该闲置状态。
29.根据权利要求28所述的视频信号处理方法，其特征在于，更包括 控制是否处于该闲置状态、该传输状态与该等待状态的一，并根据该状态与判断暂存于该传输串流缓冲单元内的该可封包数量是否大于该可用封包门坎值的一判断结果而输出该多任务控制信号。
30.根据权利要求29所述的视频信号处理方法，其特征在于，更包括 于进入至该传输状态时或之后，于该频率设定信号转态时，产生该第二传输串流信号的该数据有效指示信号。
全文摘要
视频信号处理电路包括一传输串流译码单元，译码一解调变后模拟射频信号以产生一第一传输串流信号；以及一传输串流率控制单元，根据该第一传输串流信号的位率，决定是否插入一空白封包串流至该第一传输串流信号以产生一第二传输串流信号。
文档编号H04N5/44GK102695046SQ20111007890
公开日2012年9月26日 申请日期2011年3月22日 优先权日2011年3月22日
发明者林信一 申请人:联咏科技股份有限公司