专利名称：摄像装置的制作方法
技术领域：
本发明涉及摄像装置，该摄像装置具有模数(AD)转换电路。
背景技术：
为了更完整地描述本发明所属领域的现有技术，在此将以引证的方式并入在本申请的下文中引用或提及的全部专利、专利申请、专利公开、科学论文等的全部内容。图7是例示现有技术的用于测量时间量的AD转换电路的部分构造的框图，该AD 转换电路被称为时间数字转换器(TDC)型AD转换电路。图7所示的电路包括环形延迟电路201，其中多个延迟器件NANDO和INVl到INV8连接成环状；锁存器电路202，其保持环形延迟电路201的输出；二值化电路(全编码器(full-encoder)电路)203，其将锁存器电路 202中保持的输出二值化；计数器电路204，其对环形延迟电路201的输出中的一个进行计数作为计数时钟；以及存储器电路205，其保持二值化电路203和计数器电路204的输出。下面将描述AD转换操作。图8是例示图7中示出的现有技术AD转换电路的操作定时的时序图。起始脉冲的逻辑状态MartP从低(L)状态变换到高(H)状态，使得构成环形延迟电路201的延迟器件的逻辑状态按顺序改变。由此，脉冲在环形延迟电路201中循环。在经过预定量的时间之后，锁存器电路202保持(锁存)环形延迟电路201的输出。如图8所示，环形延迟电路201的输出对应于9个状态(状态0到状态8)中的任一个状态。 在锁存器电路202中保持(锁存)的环形延迟电路201的输出被二值化电路203全编码 (即，并行编码)，使得产生二进制数据(低位计数值)。计数器电路204对延迟电路1NV8 的输出进行计数作为计数时钟，并且产生计数值(高位计数值)。低位计数值和高位计数值保持在存储器电路205中，并且作为数字数据输出到后面的电路。如上所述的AD转换电路可应用于摄像装置。日本特开No. 2009-033297公开了将 AD转换电路布置在与各个像素列对应设置的列单元中并且将像素输出的信号AD转换的例子。在使用根据该现有技术的例子的AD转换电路的摄像装置中，当在与一像素被复位时的复位电平相对应的第一像素信号和与该像素的入射光量相对应的第二像素信号之间执行减法(相关双采样(CDQ处理)时，将第一像素信号和第二像素信号保持在列单元中，将像素信号并行地输出到设置在列单元之外的二值化电路和减法(⑶S处理)电路，并且获得数字数据。在上述的现有技术摄像装置中，将描述作为环形延迟电路的输出的低位相位信号 (或者锁存器电路的输入信号)具有8状态数据且作为计数器电路的输出的高位计数值具有9比特数据的例子。当然，随着像素数量的增加，必须在列单元之外高速地发送第一像素信号和第二像素信号。此外，如果不在列单元中进行二值化和减法(CDS处理)，则必须输出总共34个信号，其中包括针对第一像素信号的总共17个信号和针对第二像素信号的总共17个信号， 针对第一像素信号的17个信号包括8个低位相位像素信号以及高位计数值的9个比特，针对第二像素信号的17个信号包括8个低位相位像素信号以及高位计数值的9个比特。如果根据相位(同步)高速地输出34个信号并且执行二值化和减法(CDS处理)， 则电路规模变大并且其控制变得复杂。这成为妨碍使用上述构造的摄像装置的加速或像素数量增加的因素。如果能够在列单元内执行二值化和减法(CDS处理)，则简化了相位调整， 这是因为当只将12个比特(即，12个数据信号)输出到列之外时可能是合适的。因此，能够进一步提高速度或者增加像素的数量。
发明内容
本发明提供了一种摄像装置，该摄像装置能够在列单元内执行二值化和减法并且简化信号相位调整。 一种摄像装置可以包括摄像部，多个像素布置在该摄像部中，所述多个像素中的每一个都具有光电转换器件，所述多个像素在第一时刻输出与复位电平相对应的第一像素信号，并且在第二时刻输出与入射的电磁波的量相对应的第二像素信号；模数(AD)转换电路，其输出与所述第一像素信号和所述第二像素信号之间的差相对应的数字差信号。所述AD转换电路可以包括延迟电路，其具有彼此相连的多个延迟器件，所述多个延迟器件延迟脉冲信号，所述延迟电路根据所述第一像素信号从所述多个延迟器件中输出第一低位相位信号并且根据所述第二像素信号从所述多个延迟器件中输出第二低位相位信号；锁存部，其锁存从所述延迟电路输出的所述第一低位相位信号和所述第二低位相位信号；低位计数部，其根据保持在所述锁存部中的所述第一低位相位信号产生第一低位控制信号， 根据保持在所述锁存部中的所述第二低位相位信号产生第二低位控制信号，根据基于所述第一低位计数信号的计数值和基于所述第二低位计数信号的计数值之间的差产生并输出包括标志位信号的低位差信号；以及高位计数部，其根据基于响应于所述第一像素信号从所述延迟电路按预定频率输出的第一高位计数信号的计数值和基于响应于所述第二像素信号从所述延迟电路按预定频率输出的第二高位计数信号的计数值之间的差而产生高位差信号，所述高位计数部基于所述标志位信号从所述高位差信号中减去预定数，或者将预定数相加到所述高位差信号，所述高位计数部在执行减法或加法处理后输出所述高位差信号。可以针对所述摄像部的像素阵列中的每一列或每多个列布置所述锁存部、所述低位计数部和所述高位计数部。所述低位计数部可以根据保持在所述锁存部中的所述第一低位相位信号产生所述第一低位计数信号，根据所产生的第一低位计数信号执行累减计数操作和累加计数操作中的一方，根据保持在所述锁存部中的所述第二低位相位信号产生所述第二低位计数信号，根据所产生的第二低位计数信号执行所述累减计数操作和所述累加计数操作中的另一方，由此产生所述低位差信号。所述高位计数部可以根据响应于所述第一像素信号从所述延迟电路按预定频率输出的所述第一高位计数信号而执行所述累减计数操作和所述累加计数操作中的一方，并且根据响应于所述第二像素信号从所述延迟电路按预定频率输出的所述第二高位计数信号而执行所述累减计数操作和所述累加计数操作中的另一方，由此产生所述高位差信号。如果所述高位计数部执行所述累减计数操作，则所述低位计数部可以执行所述累减计数操作。如果所述高位计数部执行所述累加计数操作，则所述低位计数部可以执行所述累加计数操作。通过基于保持在所述锁存部中的所述第一低位相位信号和保持在所述锁存部中的所述第二低位相位信号的温度码(thermo-code)以及基准时钟对脉冲进行逻辑运算，可以产生所述第一低位计数信号和所述第二低位计数信号。该摄像装置还可以包括基准信号产生部，其产生基准信号，所述基准信号随着时间的推移而增大或减小；比较部，其将所述基准信号与所述第一像素信号或所述第二像素信号进行比较，所述比较部在所述基准信号满足针对所述第一像素信号或所述第二像素信号的预定条件时结束比较处理。所述锁存部可以在与所述比较处理的结束相关的时刻锁存所述第一低位相位信号或所述第二低位相位信号。所述高位计数部可以在与所述比较处理的开始相关的时刻开始产生所述第一计数值或所述第二计数值。所述高位计数部可以在与所述比较处理的结束相关的时刻结束停止产生所述第一计数值或所述第二计数值。根据本发明，所述低位计数部根据基于第一低位计数信号的计数值和基于第二低位计数信号的计数值之间的差产生并且输出包括标志位信号的低位差信号。高位计数部根据基于第一高位计数信号的计数值和基于第二高位计数信号的计数值之间的差产生高位差信号，基于所述标志位信号对所述高位差信号执行减法或加法处理，并且在所述减法或加法处理后输出所述高位差信号。由此，能够在列单元内执行二值化和减法并简化信号相位调整。
通过以下结合附图对本发明优选实施方式所做的描述，本发明的上述特征和优点将变得更加明显。图1是例示根据本发明第一优选实施方式的摄像装置的构造的示例的框图；图2是例示根据本发明第一优选实施方式的摄像装置中包括的ADC部的一部分的构造的示例的框图；图3是例示根据本发明第一优选实施方式的摄像装置中包括的ADC部的一部分的构造的另一个示例的框图；图4是例示根据本发明第一优选实施方式的运算电路及其周边构造的示例的框图；图5是例示根据本发明第一优选实施方式的低位计数信号产生期间操作的时序图；图6是例示根据本发明第一优选实施方式的低位计数信号产生期间操作的时序图；图7是例示根据现有技术的AD转换电路的部分构造的框图；以及图8是例示根据图7所示的现有技术AD转换电路的操作定时的时序图。
具体实施例方式下面将参照示例性优选实施方式来描述本发明。本领域技术人员将认识到，利用本发明的教导可实现很多另选的优选实施方式，并且本发明不限于为了说明目的而例示的优选实施方式。
下面将参考附图详细描述本发明的第一优选实施方式。图1是例示根据本发明第一优选实施方式的(互补)金属氧化物((C)MOS)摄像装置中的构造的示例的框图。图1 所示的摄像装置包括摄像部2、垂直选择部12、读取电流源部5、模拟部6、时钟产生部18、斜坡部19、列处理部15、水平选择部14、运算部17和控制部20。摄像部2具有多个单位像素3，这些单位像素3按矩阵布置以产生并输出与入射的电磁波的量相对应的信号。垂直选择部12选择摄像部2的每一行。读取电流源部5读取来自摄像部2的信号作为电压信号。尽管省略了详细描述，但如果需要，则模拟部6具有自动增益控制(AGC)电路，该自动增益控制电路具有信号放大功能。时钟产生部18产生各个时钟。斜坡部19产生随着时间推移而增大或减小的基准信号(斜坡波(ramp wave))。列处理部15经过基准信号线119连接到斜坡部19。水平选择部14读取经过AD转换的数据并将数据输出到水平信号线117。运算部17连接到水平信号线117。控制部20控制各个部件。尽管图1中将描述包括4行X6列的单位像素3的摄像部2，但实际在摄像部2的每一行或每一列中都布置有数十个或数万个单位像素3。尽管未示出，但构成摄像部2的单位像素3包括诸如光电二极管/光电门(photo gate)/光电晶体管的光电转换器件和晶体管电路。下面，将进一步详细描述各个部件。在摄像部2中，具有4行和6列的单位像素3 二维地布置并且针对具有4行和6列的像素阵列中的每一行都布置行控制线11。行控制线11的一端连接到与垂直选择部12的各行相对应的各输出端子。垂直选择部12包括移位寄存器、解码器等，并且当摄像部2的各单位像素3被驱动时经由行控制线11控制摄像部2的行地址或行扫描。针对摄像部2的像素阵列中的每一列都布置垂直信号线13。读取电流源部5包括电流源，该电流源用于读取来自摄像部2的信号作为电压信号。列处理部15具有例如针对摄像部2的各个像素列(即，针对各垂直信号线13)设置的AD转换器(ADC)部16，并且把通过针对各个像素列的垂直信号线13从摄像部2的各个单位像素3读取的模拟像素信号转换为数字数据。尽管在本示例中将ADC部16布置并配置成与摄像部2的像素列具有一一对应的关系，但这仅仅是一个示例。本发明并不限于这种布局关系。例如，一个ADC部16可以针对多个像素列布置，并且该一个ADC部16可以配置为在多个像素列之间分时(time division)使用。列处理部15构成AD转换装置，其与稍后描述的斜坡部19和模拟产生部18 —起将从摄像部2的选定像素行的单位像素3读取的模拟像素信号转换为数字像素数据。稍后将描述列处理部15特别是ADC部16的细节。斜坡部19例如包括集成电路，并且其电平根据控制部20的控制随着时间的推移以倾斜形状改变。产生斜坡波，并且斜坡波经由基准信号线119提供到电压比较部108的其中一个输入端子。数模转换器(DAC)电路及该集成电路可以用作斜坡部19。当把数字斜坡波配置成利用DAC电路产生时，必须精细地形成斜坡波的台阶或者采用等效的配置。水平选择部14包括移位寄存器、解码器等，并且控制列处理部15的ADC部16的列地址或者列扫描。根据水平选择部14的控制，在ADC部16进行转换后，数字数据被按顺序读取到水平信号线117。时钟产生部18包括电压控制振荡器(VCO) 101，该电压控制振荡器是连接到延迟部(反相器件)的延迟电路。如果构成VCO 101的延迟部例如连接为8个级，则VCO 101 输出8个相位时钟CKO、CKU CK2、CK3、CK4、CK5、CK6和CK7。构成VCO 101的延迟电路可以是环形延迟电路，其中多个反相电路连接为环形。在此情况下，尽管如对称振荡电路的环形延迟电路(例如，图7所示的环形延迟电路201)包括奇数个延迟部，但优选地是，该环形延迟电路的输出等效地使用偶数个(具体地，2的幂)非对称振荡电路。此外，能够使用环形延迟线(RDL)电路或全差动型振荡电路，在环形延迟线(RDL)电路中，环形延迟电路包括偶数个(具体地，2的幂)延迟部，在全差动型振荡电路中，环形延迟电路包括偶数个(具体地，2的幂)延迟部，并且构成延迟部的全差动型反相电路的最后一级的各个输出被配置成反馈到第一级输入的相反侧。运算部17输出二进制数字数据。在运算部17中，除了缓冲功能，还可以嵌入例如黑电平调整、列变化校正、颜色处理等信号处理功能。此外，η比特的并行数字数据可以转换为串行数据以被输出。控制部20包括定时产生器(TG)的功能块，其提供对于诸如斜坡部19、时钟产生部18、垂直选择部12、水平选择部14或者运算部17的各部件的工作必需的时钟和脉冲信号的预定定时的时钟和脉冲信号中的至少一个，并且控制部20还包括用于与TG通信的功能块。接着，将描述ADC部16的结构。通过比较通过垂直信号线13从摄像部2的各个单位像素3读取的模拟像素信号和从斜坡部19给出的用于AD转换的斜坡波相比较，ADC 部16产生具有与复位电平(基准电平)或者信号电平的各个幅度(电压)相对应的时间轴方向的幅度(脉宽)脉冲信号。AD转换是通过将与脉冲信号的脉冲宽度的周期相对应的数据转换为与像素信号的幅度(电压)相对应的数字数据而执行的。在下文中，将描述ADC部16的结构的细节。ADC部16被提供给每一列，并且在图 1中提供了 6个ADC部16。用于列的ADC部16具有相同的结构。ADC部16包括电压比较部108、锁存部107、低位计数电路21、输出调整电路104、切换部102和高位计数部22，低位计数电路21包括运算电路106和低位计数器105，高位计数部22包括高位计数器103。在此，假定低位计数器105和高位计数器103都是结合有保持各计数器的逻辑状态的锁存功能的计数器电路。通过将与通过垂直信号线13从摄像部2的单位像素3输出的模拟像素信号相对应的信号电压与斜坡部19提供的斜坡波相比较，电压比较部108将像素信号的幅度(电压)转换为时间轴方向的信息(或脉冲信号的脉冲宽度)。例如，电压比较部108的比较输出在斜坡电压大于信号电压时具有H电平，并且在斜坡电压小于或等于信号电压时具有 L电平。锁存部107接收电压比较部108的比较输出，并且锁存(保持/存储)该比较结果被反相时由时钟产生部18产生的逻辑状态(低位相位信号)。低位计数电路21包括运算电路106和低位计数器105。运算电路106基于锁存在锁存部107中的低位相位信号产生低位计数信号。低位计数器105计数低位计数信号。由此，获得了低位计数值。高位计数电路22具有高位计数器103。高位计数器103计数从时钟产生部18输出并通过锁存部 107输入的时钟信号(高位计数信号)作为计数时钟。由此，获得了高位计数值。在此，被锁存在锁存部107中的低位相位信号例如是8比特数据。在此情况下，低位计数器105是3比特计数器电路。在本实施方式中，设置针对标志位的计数器电路以执行稍后描述的针对标志位的1比特计数。在包括针对标志位的计数器电路的情况下，低位计数器105变为4比特计数器电路。高位计数器103例如是9比特计数器电路。这是一个示例，本发明不一定限于此。输出调整电路104是用于调整高位计数器103的高位计时值(高位差信号)的电路。基于低位计数器105的针对标志位的计数器电路的值，输出调整电路104产生用于从高位计数器103的高位计数值中减去预定值或者将预定值相加到高位计数器103的高位计数值的脉冲。接着，将描述本示例的操作。在此，尽管省略了单位像素3的具体操作的描述，但公知复位电平和信号电平由单位像素3输出。AD转换如下执行。例如，将以预定斜率下降的斜坡波和来自单位像素3的像素信号中的复位电平或信号电平的各个电压进行比较。根据从VCO 101输出的时钟(例如，CK7) 计数或者以具有固定相位差的多相位时钟CKO到CK7的逻辑状态测量从产生用于比较处理的斜坡波的时间点开始一直到与复位电平或信号电平相对应的信号与斜坡波(斜坡电压) 一致为止的时段，使得获得了与复位电平或信号电平的各个幅度(电压)相对应的数字数据。在此，在第一读取操作中从摄像部2的选定行的各单位像素3读出包括像素信号的噪声的复位电平作为模拟像素信号，接着在第二读取操作中读出信号电平。复位电平和信号电平通过垂直信号线13按照时间序列输入到ADC部16。然而，可以在第一读取操作中读取信号电平，接着可以在第二读取操作中读取复位电平。在下文中，将描述第一读取操作和第二读取操作以及随后的减法(CDS处理)的细节。第一次读取当从任一像素行的单位像素3到垂直信号线13的第一次读取稳定时，控制部20 向斜坡部19提供产生斜坡波的控制数据。当接收到该控制数据时，斜坡部19输出斜坡波， 该斜坡波的波形整体上随着时间的推移按斜坡形状改变，作为提供给电压比较部108的一个输入端子的比较电压。电压比较部108将斜坡波与复位电平相比较。在比较期间，高位计数器103计数高位计数信号作为计数时钟，高位计数信号是从VC0101输出的时钟信号。 尽管VCO 101的时钟信号的输出起始定时和斜坡波的输出起始定时优选地大致同时，但本发明并不限于此。当将从斜坡部19提供的斜坡波与复位电平相比较并且它们的两个电压彼此大致一致时(第一定时)，电压比较部108将比较输出反相。在第一定时，锁存部107保持VCO 101的逻辑状态(第一低位相位信号)。在第一定时，高位计数器103通过停止计数操作来保持逻辑状态。由此，获得了与第一高位计数信号相对应的第一高位计数值。当过去了预定时间段时，控制部20停止向斜坡部19提供控制数据并停止时钟产生部18的输出。由此， 斜坡部19停止产生斜坡波。之后，低位计数电路21获得与第一低位相位信号相对应的第一低位计数值。第一低位计数值和第一高位计数值在第二次读取中设定为低位计数器105和高位计数器103的初始值。第二次读取
随后，在第二次读取期间，读取与各个单位像素3的入射光量相对应的信号电平并且执行与第一次读取相同的操作。当从任一像素行的单位像素3到垂直信号线13的第二次读取稳定时，控制部20向斜坡部19提供产生斜坡波的控制数据。当接收到该控制数据时，斜坡部19输出斜坡波，该斜坡波的波形整体上随着时间的推移以斜坡形状改变，作为提供给电压比较部108的一个输入端子的比较电压。电压比较部108将斜坡波与信号电平相比较。在比较期间，高位计数器103计数第二高位计数信号作为计数时钟，第二高位计数信号是从VCO 101输出的时钟信号。因为执行减法，高位计数器103在第一次读取期间的计数模式不同于计数器103在第二次读取期间的计数模式。尽管VCO 101的时钟信号的输出起始定时和斜坡波的输出起始定时优选地大致同时，但本发明并不限于此。当将从斜坡部19提供的斜坡波与信号电平相比较并且它们的两个电压彼此大致一致时(第二定时)，电压比较部108将比较输出反相。在第二定时，锁存部107保持VCO 101的逻辑状态(第二低位相位信号)。在第二定时，高位计数器103通过停止计数操作来保持逻辑状态。由此，获得了高位差信号，该高位差信号是与第一高位计数值和第二高位计数值之间的差相对应的计数值。当过去预定时间段时，控制部20停止向斜坡部19提供控制数据并停止从时钟产生部18的输出。由此，斜坡部19停止产生斜坡波。之后，低位计数电路21获得与第一低位计数值和第二低位计数值之间的差相对应的低位差信号。最后，输出调整电路104基于低位差信号中包括的标志位信号，产生用于将预定数相加到高位差信号或从高位差信号中减去预定数的脉冲。例如，如果标志位信号具有L电平则不产生用于减法或者加法的脉冲，并且如果标志位信号具有H电平则产生用于减法或者加法的脉冲。通过基于该脉冲将预定数相加到高位差信号或者从高位差信号中减去预定数而确定高位差信号。包括低位差信号和高位差信号的数字数据被水平选择部14 经由水平信号线117输出，并且传递到运算部17。由此，因为可以在摄像部的列单元内容易地执行二值化和减法(⑶S处理)，所以能够实现不需要复杂的相位调整和控制的摄像装置。接着，将描述ADC部16的每个结构的细节。图2是例示ADC部16的一部分的结构的示例的框图，图中排除了电压比较部108以进一步描述图1的ADC部16。在下文中， 将描述图2所示的结构。图2所示的结构对应于图1所示的ADC部16中的结构。提供了锁存部107、低位计数电路21、输出调整电路104、切换部102和高位计数电路22。包括图 1的VCO 101和图2所示的结构的部分是本发明的AD转换电路的示例。锁存部107具有锁存电路D_0到D_7，它们根据与从电压比较部108输出的比较输出相对应的控制信号Hold来锁存时钟信号CKO到CK7的预定时刻的逻辑状态或低位相位信号(第一低位相位信号和/或第二低位相位信号)，作为包括延迟部的VC0101的输出。 由锁存部107锁存的低位相位信号根据控制信号SWO到SW7输出到低位计数电路21。输入到锁存部107的锁存电路D_7的时钟信号CK7输出到切换部102作为用于高位计数电路 22的计数操作的高位计数信号。低位计数电路21具有运算电路106和低位计数器105。运算电路106根据控制信号CTL对锁存部107的输出进行运算，并且产生第一低位计数信号和第二低位计数信号。 低位计数器105计数第一低位计数信号和第二低位计数信号，并且产生低位差信号，该低位差信号是基于第一低位计数信号的计数值和基于第二低位计数信号的计数值之间的差。
输出调整电路104具有与(AND)电路，该电路对低位差信号中包括的标志位信号以及计数信号CNT进行与操作，并且输出用于执行针对高位计数电路22中的高位差信号的减法或者加法处理的脉冲信号。切换部102根据控制信号SEL切换作为锁存部107的输出的高位计数信号和输出调整电路104的输出。高位计数电路22具有高位计数器103，高位计数器103计数切换部102的输出作为计数时钟并且产生高位差信号，该高位差信号是基于第一高位计数信号的计数值和基于第二高位计数信号的计数值之间的差。优选地，作为本示例中的时钟信号的数量的预定数(图2中是8)是2的幂。低位计数器105和高位计数器103包括具有累加计数(count-up)模式/累减计数(count-down)模式的升计数器(up-counter)电路/降计数器(down-counter)电路。控制信号CLRST/CHRST和控制信号CLM0DE/CHM0DE输入到高位计数器103。控制信号CLRST/ CHRST是控制低位计数器105/高位计数器103的复位操作的信号，并且控制信号CLMODE/ CHMODE是切换低位计数器105/高位计数器103的计数模式的信号。构成低位计数器105的升/降计数器电路的最高有效位(MSB)对应于用于区分计数值的正/负符号的针对标志位的计数电路。在图2中，描绘了构成低位计数器105的两个计数器电路，并且后级计数器电路对应于针对标志位的计数器电路。尽管本示例中的升/ 降计数器电路103中不一定设置用于区分正/负符号的针对标志位的计数器电路，但是针对标志位的计数器电路可以设置在高位计数器103中。优选地，低位计数器105和高位计数器103包括例如具有数据保持功能的升/降计数器电路以避免在上述计数模式和下述计数时钟的切换期间出现(或者有可能出现)数据断续(毁坏)。当从低位相位信号产生低位计数信号时，优选地通过基于温度码和基准时钟对脉冲逻辑运算产生低位计数信号，例如使用图4所示的结构，但不一定将本发明限于该结构。 下面将详细图4的细节。接着，将使用具体示例描述图2所示的结构的操作。在描述中，将描述使用4比特升/降计数器电路作为低位计数器105和9比特升/降计数器作为高位计数器103的情况。 低位计数器105的第四个比特对应于针对标志位的计数器电路。基于从延迟电路的输出的 8个时钟信号的低位相位信号的状态数量是8 (状态0到7)。如果在累加计数模式下执行计数操作，则计数值例如在状态0变为3 ’ b
000，并且计数值例如在状态7变为3 ’ b
111， 如果在累减计数模式下执行计数操作，则计数值例如在状态0变为3’b
000，并且计数值例如在状态7变为3’ b[l]001。下面将描述上述计数值的标志法。“ 3 ’ b ”指示计数值是3比特二进制数。“
000 ” 指示低位计数器105的输出，其中“
”指示低位计数器105的针对标志位的计数器电路的输出。在高位计数器103的计数值中使用相同的标志法。针对标志位的计数器电路的输出不包括在高位计数器103的计数值中。在下文中，将描述在第一像素信号和其后的第二像素信号之间执行减法(⑶S)的第一示例。在此，假定与第一像素信号的低位相位信号相对应的状态是状态7，基于第一像素信号的高位计数电路22的计数值是3，与第二像素信号的低位相位信号相对应的状态是状态3，并且基于第二像素信号的高位计数电路22的计数值是5。也就是说，第一像素信号对应于31( = 7+8X3)，第二像素信号对应于43 ( = 3+8 X 5)，并且通过从第二像素信号中减去第一像素信号的减法(⑶S处理)获得的值是12。
首先，利用控制信号CLM0DE/CHM0DE将计数模式设定为累减计数模式。随后，利用控制信号CLRST/CHRST复位低位计数器105和高位计数器103的计数值。此时，计数值都为0。因为控制信号SEL被设定为L状态，所以高位计数器103的计数时钟被设定为锁存部 107的锁存电路D_7的输出。在延迟电路的操作期间，时钟信号CK7经由锁存电路D_7和切换电路102输入到高位计数器103，并且高位计数器103计数时钟信号CK7(第一高位计数信号)作为计数时钟。当在第一时刻满足预定条件时(对应于涉及上述操作中的从斜坡部19提供的斜坡波和复位电平之间的比较的第一定时)，保持此时刻的时钟信号CKO到CK7的时钟信号。 此时，利用控制信号Hold保持在锁存电路D_0到D_7中的各个状态对应于第一低位相位信号。由高位计数器103从比较处理起始时刻开始到第一时刻为止执行的计数操作的结果对应于第一高位计数值。此时，低位计数器105保持的值是3’ b
000，并且高位计数器103 保持的值是9’ blll_11110_l(对应于-3)。如果用12个比特表示这些值，则表示结果为 12， bllll_1110_l
000。随后，执行第一低位相位信号的二值化处理(稍后将参照图4到图6描述低位计数信号的产生)。当第一低位相位信号的二值化处理结束时，低位计数器105保持的值是3’ b[l]001 (对应于通过计数状态7获得的-7)，并且高位计数器103保持的值是9’ bllll_1110_l(对应于-3)。如果用12个比特表示这些值，则表示结果为 12’ bllll_1110_l[l]001。由此，获得了对应于第一像素信号的二进制数据。随后，利用控制信号CLM0DE/CHM0DE将计数模式设定为累加计数模式。在此，不执行低位计数器105和高位计数器103的复位操作。在延迟电路的操作期间，时钟信号CK7 经由锁存电路D_7和切换电路102输入到高位计数器103，并且高位计数器103计数时钟信号CK7(第二高位计数信号)作为计数时钟。当在第二时刻满足预定条件时(对应于涉及上述操作中的从斜坡部19提供的斜坡波和复位电平之间的比较的第二定时)，保持该时刻的时钟信号CKO到CK7的时钟信号。 此时，利用控制信号Hold保持在锁存电路D_0到D_7中的各个状态对应于第二低位相位信号。由高位计数器103从比较处理起始时刻开始到第二时刻为止执行的计数操作的结果对应于高位差信号，该高位差信号对应于第二高位计数值和第一高位计数值之间的差。此时， 低位计数器105保持的值是3’b[l]001 (对应于通过计数状态7获得的-7)，并且高位计数器103保持的值是9，b0000_0001_0(对应于2，即5和3之间的差)。如果用12个比特表示这些值，则表示结果为12’ b0000_0001_0[l]001。随后，执行第二低位相位信号的二值化处理。当第二低位相位信号的二值化处理结束时，低位计数器105保持的值是3’b [1] 100 (对应于通过计数状态3和状态7之间的差获得的-4)，并且高位计数器103保持的值是9’ b0000_0001_0 (对应于2，即5和3之间的差)。如果用12个比特表示这些值，则表示结果为12’b0000_0001_0[l]100。由此，获得了与第一像素信号和第二像素信号之间的差相对应的临时二进制数据。最后，执行标志位比特的确定和减法。因为如果低位计数器105的针对标志位的计数器电路的输出是1则低位计数器105的低位计数值是负数，所以当直接组合不包括针对标志位的计数器电路的输出的3比特低位计数值和高位计数值时获得二进制数据时，该二进制数据中包括预定数(在本示例是8)的错误。因此，在本实施方式中，如果低位计数器105的针对标志位的计数器电路的输出是1，则从高位计数器103的高位计数器值减去1 以校正该预定数的错误。如果低位计数器105的针对标志位的计数器电路的输出是1，则切换部102将计数时钟切换到输出调整电路104的输出，并且将高位计数器103的计数模式设定为累减计数模式。在此状态下，高位计数器103计数由输出调整电路104产生的脉冲。此时，低位计数器105保持的值是3’b [1] 100 (对应于通过计数状态3和状态7之间的差获得的_4)，并且高位计数器103保持的值是9’ b0000_0000_l (对应于1，通过从2减去1，2是5和3之间的差)。如果用12个比特表示这些值，则表示结果变为12’ b0000_0000_l [l]100o低位计数器105输出低位数据(3’bl00)，并且高位计数器103输出高位数据(9’b0000_0000_l)， 由此获得了与第一像素信号和第二像素信号之间的差相对应的二进制数据。尽管如上所述地基于低位计数器105的针对标志位的计数器电路的输出而从高位计数器103的高位计数值执行减法，但通过在改变高位计数器的上述计数模式后基于低位计数器105的针对标志位的计数器电路的输出来执行与高位计数器103的高位计数值的加法，可获得相同的二进制数。在下文中，将描述在第一像素信号和其后的第二像素信号之间执行减法(⑶S)的第二示例。在此，假定与第一像素信号的低位相位信号相对应的状态是状态7，基于第一像素信号的高位计数电路的计数值是3，与第二像素信号的低位相位信号相对应的状态是状态3，并且基于第二像素信号的高位计数电路的计数值是5。也就是说，第一像素信号对应于31( = 7+8 X 3)，第二像素信号对应于43 ( = 3+8 X 5)，并且通过执行从第二像素信号减去第一像素信号的减法(⑶S处理)而获得的值为12。首先，利用控制信号CLMODE将低位计数器105的计数模式设定为累减计数模式， 并且利用控制信号CHMODE将高位计数器103的计数模式设定为累加计数模式。随后，利用控制信号CLRST/CHRST复位低位计数器105和高位计数器103的计数值。此时，计数值都是0。因为控制信号SEL被设定为L状态，所以高位计数器103的计数时钟被设定为锁存部 107的锁存电路D_7的输出。在延迟电路的操作期间，时钟信号CK7经由锁存电路D_7和切换电路102输入高位计数器103，并且高位计数器103计数时钟信号CK7 (第一高位计数信号)作为计数时钟。当在第一时刻满足预定条件时(对应于涉及上述操作中的从斜坡部19提供的斜坡波和复位电平之间的比较的第一定时)，保持该时刻的时钟信号CKO到CK7的时钟信号。 此时，利用控制信号Hold保持在锁存电路D_0到D_7中的各个状态对应于第一低位相位信号。由高位计数器103从比较处理起始时刻开始到第一时刻为止执行的计数操作的结果对应于第一高位计数值。此时，低位计数器105保持的值是3 ’ b
000，并且高位计数器 103保持的值是9’b0000_0001_l (对应于3)。如果用12个比特表示这些值，则表示结果为 12， b0000_0001_l
000。随后，执行第二低位相位信号的二值化处理。当第一低位相位信号的二值化处理结束时，低位计数器105保持的值是3’ b [1]001 (对应于通过计数状态7获得的-7)，并且高位计数器103保持的值是9’ b0000_0001_l (对应于幻。如果用12个比特表示这些值， 则表示结果为12’b0000_0001_l[l]001。由此，获得了对应于第一像素信号的二进制数据。随后，利用控制信号CLMODE将低位计数器105的计数模式设定为累加计数模式，并且利用控制信号CHMODE将高位计数器103的计数模式设定为累减计数模式。在此，不执行低位计数器105和高位计数器103的复位操作。在延迟电路的操作期间，时钟信号CK7 经由锁存电路D_7和切换电路102输入高位计数器103，并且高位计数器103计数时钟信号 CK7(第二高位计数信号)作为计数时钟。当在第二时刻满足预定条件时(对应于涉及上述操作中的从斜坡部19提供的斜坡波和复位电平之间的比较的第二定时)，保持该时刻的时钟信号CKO到CK7的状态。此时，利用控制信号Hold保持在锁存电路D_0到D_7中的各个状态对应于第二低位相位信号。高位计数器103从比较处理起始时刻开始到第二时刻为止执行的计数操作的结果对应于高位差信号，该高位差信号与第二高位计数值和第一高位计数值之间的差相对应。此时， 低位计数器105保持的值是3’b[l]001 (对应于通过计数状态7获得的-7)，并且高位计数器103保持的值是9，bllll_llll_0 (对应于_2，即3和5之间的差)。如果用12个比特表示这些值，则表示结果为12，bllll_llll_0[l]001。随后，执行第二低位相位信号的二值化处理。当第二低位相位信号的二值化处理结束时，低位计数器105保持的值是3’b [1] 100 (对应于通过计数状态3和状态7之间的差获得的-4)，并且高位计数器103保持的值是9’bllll_llll_0 (对应于-2，即3和5之间的差)。如果用12个比特表示这些值，则表示结果为12’bllll_llll_0[l]100。由此，获得了与第一像素信号和第二像素信号之间的差相对应的临时二进制数据。随后，执行标志位比特的确定和加法。如果低位计数器105的针对标志位的计数器电路的输出是1，则向高位计数器103的高位计数值加1。为了执行相加，切换部102将计数时钟切换到输出调整电路104的输出，并且将高位计数器103的计数模式设定为累加计数模式。在此状态下，高位计数器103计数利用输出调整电路104产生的脉冲。此时，低位计数器105保持的值是3’b[l] 100(对应于通过计数状态3和状态7之间的差获得的_4)， 高位计数器103保持的值是9’bllll_llll_l (对应于-1)。如果用12个比特表示这些值， 则表示结果为 12’ bllll_llll_l[l]100。最后，从高位计数器的高位计数值减1。不论低位计数器105的针对标志位的计数器电路的输出是0还是1，都执行该减法。此时，低位计数器105保持的值是 3’ b [1] 100 (对应于通过计数状态3和状态7之间的差获得的-4)，高位计数器103保持的值是9’bllll_llll_0(对应于-2)。低位计数器105输出低位数据(3’ b 100)，并且高位计数器103通过将高位数据(9' bllll_llll_0)反相而输出高位数据(9’ b0000_0(KK)_l)。 由此，获得了与第一像素信号和第二像素信号之间的差相对应的二进制数据。在第二示例中，因为高位计数器103在累加计数操作之后执行累减计数操作，高位计数器103的计数操作与上述第一示例中的计数操作相反。因为如上所述通过相反的计数操作校正高位计数值，最终从高位计数值减去1并进一步执行反相。这种校正对应于高位计数值的符号的颠倒。当执行基于低位计数器105的针对标志位的计数器电路的输出来执行高位计数值的校正时，在第一示例中从高位计数值减1，但是在第二示例中却向高位计数值加1，这是因为在颠倒符号反之前就执行了高位计数值的校正。如果执行在第二示例中描述的操作，则使用图3中示出的结构代替图2中示出的结构。图3是根据本发明的第一优选实施方式的摄像装置中包括的ADC部的一部分的构造的另一个示例的框图。在图3中，在输出调整电路104中，向与电路之后的级增加了或(OR)
14电路，该或电路对与电路的输出和计数信号CNT2执行或操作。除了该或电路之外的结构与图2所示的结构相同。在第二示例的操作中，计数信号CNT2首先处于L状态，但是当从高位计数器的高位计数值减去1时，无论低位计数器105的针对标志位的计数器电路的输出如何，该计数信号CNT2都处于H状态，并且从该或电路输出脉冲。通过计数该脉冲，高位计数器103从高位计数值减去1。接着，将描述运算电路106的细节。图4是例示运算电路106和周边结构的操作的示例的框图，以便进一步描述在图1到图3中示出的运算电路中低位计数信号的产生。在图4所示的结构中，锁存部107和低位计数器105与以上描述的相同。在下文中，将描述运算电路106的结构。如图4所示，运算电路106包括锁存电路D_TMP、与电路ANDl、复位/置位(RS)锁存器RSl以及与电路AND2。锁存电按照预定顺序根据脉冲信号TMPLAT临时保持锁存电路D_0到D_7的输出。利用控制信号LSET将锁存电路D_TMP复位。与电路ANDl对锁存电路D_0到D_7中任一个的输出和锁存电路D_TMP的反相输出QB进行与操作。与电路ANDl的输出和控制信号LRST被输入到RS锁存器RS1。在利用控制信号 LRST将RS锁存器RSl复位之后，当与电路ANDl的输出从L状态变化为H状态时，输出Q从 L状态变化为H状态，并且接着无论与电路ANDl的输出如何，输出Q保持在H状态，直至利用控制信号LRST将RS锁存器RSl复位为止。与电路AND2对RS锁存器RSl的输出和控制信号LCNT (基准时钟)执行与操作。接着，将描述运算电路106的操作。图5和图6是例示根据本发明第一优选实施方式的低位计数信号产生期间操作的时序图。图5示出了从延迟电路输出的时钟信号CKO 到CK7的波形。在图5中，StartP是输入到延迟电路的脉冲信号。时钟信号CKO到CK7的每一个状态变为图5中示出的状态0到状态7中的任一个。通过控制信号Hold，锁存部107 的锁存电路D_0到D_7锁存时钟信号CKO到CK7 (低位相位信号)的状态。图6示出了涉及产生低位计数信号的操作的各个信号的波形。在下文中，将描述从第一低位相位信号产生第一低位计数信号和从第二低位相位信号产生第二低位计数信号的具体示例。在此，假定与第一低位相位信号相对应的状态是状态7，并且与第二低位相位信号相对应的状态是状态3。在此示例中，从第一低位相位信号在第一低位计数信号中产生7个脉冲，并且从第二低位相位信号在第二低位计数信号中产生3个脉冲。所产生的各个脉冲被作为低位计数器105的计数时钟而输入。 首先，将示意性地描述操作。利用控制信号SWO到SW7和脉冲信号TMPLAT产生与低位相位信号相对应的脉冲信号，并且基于该脉冲检测温度码(在本示例中，从H状态变化到L状态的边缘位置)。如果对锁存电路0_*(其中*是0到7中的任一个)的输出Q和锁存电路D_TMP的反相输出QB的与操作的结果处于H状态，则将H状态输入到RS锁存器 RS1，从而检测到温度码。作为对RS锁存器RSl的输出和控制信号LCNT的与操作的结果， 产生了低位计数信号的脉冲，并且该脉冲成为低位计数器105的计数时钟。
在下文中，将描述详细操作。当在第一断开满足了预定条件时(对应于涉及上述操作中的从斜坡部19提供的斜坡波和复位电平之间的比较的第一定时)，控制信号Hold变化，使得从延迟电路输出的时钟信号CKO到CK7的状态被保持在锁存部107中。此时，锁存电路D_0到D_7中的各个状态对应于第一低位相位信号。
随后，利用控制信号CLMODE将低位计数器105的计数模式设定为累减计数模式。 此外，利用控制信号LSET将锁存电路D_TMP复位，利用控制信号CLRST将低位计数器105 的计数值复位，并且利用控制信号LRST将RS锁存器复位。紧接着复位之后的低位计数值是3’ b
000，并且RS锁存器RSl的输出Q处于L状态。随后，控制信号SW*(*是0到7)按照预定顺序导通。当控制信号SW7导通时，从锁存电路D_7输出L状态的信号。根据脉冲信号TMPLAT，当被控制信号LSET复位时，锁存电路D_TMP的反相输出QB处于L状态。由于锁存电路D_TMP的L状态的输出和锁存电路 D_7的L状态的输出，与电路ANDl的输出处于L状态。因为RS锁存器RSl的输入S处于L 状态，RS锁存器RSl的输出Q仍处于L状态。随后，当控制信号SW6导通时，从锁存电路D_6输出H状态的信号。根据脉冲信号 TMPLAT，基于锁存电路D_7的输出(L)，锁存电的反相输出QB处于H状态。由于锁存电路D_TMP的H状态的输出和锁存电路D_6的H状态的输出，与电路AND 1的输出处于H 状态。因为RS锁存器RSl的输入S处于H状态，RS锁存器RSl的输出Q处于H状态。按照RS锁存器RSl的输出Q和控制信号LCNT，输出与电路AND2的一个脉冲的计数时钟。随后，如果控制信号SW5导通，则从锁存电路D_5输出H状态的信号。根据脉冲信号TMPLAT，基于锁存电路D_6的输出(H)，锁存电路D_TMP的反相输出QB处于L状态。由于锁存电路D_TMP的L状态的输出和锁存电路D_6的H状态的输出，与电路AND 1的输出处于L状态。RS锁存器RSl的输入S处于L状态，但是由于输入到RS锁存器RSl的控制信号 LRST处于L状态，RS锁存器RSl的输出Q仍处于H状态。按照RS锁存器RSl的输出Q和控制信号LCNT，输出与电路AND2的一个脉冲的计数时钟。之后，控制信号SW4到SWO按顺序导通，但是由于RS锁存器RSl的输入S维持在L 状态，RS锁存器RSl的输出Q维持在H状态。因此，当控制信号SW4到SWO按顺序导通时， 按照RS锁存器RSl的输出Q和计数信号LCNT输出与电路AND2的计数时钟的脉冲。因此， 在第一低位计数信号中产生总共7个脉冲作为低位计数器105的计数时钟。在按照计数时钟执行计数操作之后，低位计数器105的低位计数值是3’b[l]001。根据以上描述，第一低位计数信号的产生结束。随后，当在第二时刻满足了预定条件时(对应于涉及上述操作中的从斜坡部19提供的斜坡波和信号电平之间的比较的第二定时)，控制信号Hold变化，使得从延迟电路输出的时钟信号CKO到CK7的状态被保持在锁存部107中。此时，锁存电路D_0到D_7中保持的每一个状态对应于第二低位相位信号。随后，利用控制信号CLMODE将低位计数器105的计数模式设定为累加计数模式。 此外，利用控制信号LSET将锁存电路D_TMP复位，并且利用控制信号LRST将RS锁存器复位。在此，不将低位计数器105复位。此时，低位计数值是3’ b[l]001，以及RS锁存器RSl 的输出Q处于L状态。随后，控制信号SW*(*是0到7)按照预定顺序导通。当控制信号SW7导通时，从锁存电路D_7输出H状态的信号。根据脉冲信号TMPLAT，当被控制信号LSET复位时，锁存电路D_TMP的反相输出QB处于L状态。由于锁存电路D_TMP的L状态的输出和锁存电路 D_7的H状态的输出，与电路ANDl的输出处于L状态。因为RS锁存器RSl的输入S处于L 状态，RS锁存器RSl的输出Q仍处于L状态。
随后，当控制信号SW6导通时，从锁存电路D_6输出L状态的信号。根据脉冲信号 TMPLAT，基于锁存电路D_7的输出(H)，锁存电的反相输出QB处于L状态。由于锁存电路D_TMP的L状态的输出和锁存电路D_6的L状态的输出，与电路AND 1的输出处于L 状态。因为RS锁存器RSl的输入S仍处于L状态，RS锁存器RSl的输出Q仍处于L状态。 按照RS锁存器RSl的输出Q和控制信号LCNT，不输出与电路AND2的计数时钟的脉冲。之后，控制信号SW5到SW3按顺序导通，但是由于RS锁存器RSl的输入S维持在L 状态，RS锁存器RSl的输出Q维持在L状态。因此，当控制信号SW5到SW3按顺序导通时， 按照RS锁存器RSl的输出Q和计数信号LCNT，不输出与电路AND2的计数时钟的脉冲。随后，当控制信号SW2导通时，从锁存电路D_2输出H状态的信号。根据脉冲信号 TMPLAT，基于锁存电路D_3的输出(L)，锁存电的反相输出QB处于H状态。由于锁存电路D_TMP的H状态的输出和锁存电路D_2的H状态的输出，与电路AND 1的输出处于H 状态。因为RS锁存器RSl的输入S处于H状态，RS锁存器RSl的输出Q处于H状态。按照RS锁存器RSl的输出Q和控制信号LCNT，输出与电路AND2的计数时钟的脉冲。之后，控制信号SWl到SWO按顺序导通，但是由于RS锁存器RSl的输入S维持在L 状态，RS锁存器RSl的输出Q维持在H状态。因此，当控制信号SWl到SWO按顺序导通时， 按照RS锁存器RSl的输出Q和计数信号LCNT，输出与电路AND2的计数时钟的脉冲。因此， 在第二低位计数信号中产生总共3个脉冲作为低位计数器105的计数时钟。在按照计数时钟执行计数操作之后，低位计数器105的低位计数值是3’ b[l]100。该计数值与上述对应于上述第一低位相位信号和第二低位相位信号的低位差信号相同。根据以上描述，第二低位计数信号的产生结束。根据图4所示的结构，可以利用简单的电路结构实现用于从低位相位信号产生低位计数信号的电路。根据上述第一优选实施方式，能够在列单元内执行多个像素信号的二值化和减法，并且简化信号相位调整。通过利用升/降计数器计数低位计数值和高位计数值，能够利用简单电路结构执行像素信号的差处理。如在上述第一示例中，高位计数器103和低位计数器105的计数模式被设置成使得当高位计数器103执行累减计数操作时低位计数器105也执行累减计数操作，并且使得当高位计数器103执行累加计数操作时低位计数器105也执行累加计数操作。因此，容易控制这些计数操作。通过基于温度码(RS锁存器RSl的输出Q)和基准时钟(计数信号LCNT)对脉冲进行逻辑运算(与(AND)运算)，能够容易地产生低位计数信号。通过在涉及斜坡部19产生的斜坡波和像素信号之间的比较的定时控制低位相位信号和高位计数值的产生，能够在简单电路结构中构建高速单斜率型摄像装置。尽管以上描述和例示了本发明的优选实施方式，但是应理解，这些优选实施方式是本发明的示例而不是对本发明的限制。在不背离本发明的范围的前提下，可以进行添加、 省略、替换和其它修改。因此，不应认为本发明受限于以上描述，并且本发明仅由权利要求的范围限制。本申请要求2010年12月1日提交的日本专利申请No. 2010468559的优先权，此处以引证的方式并入其全部内容。
权利要求
1.一种摄像装置，该摄像装置包括摄像部，多个像素布置在该摄像部中，所述多个像素中的每一个都具有光电转换器件， 所述多个像素在第一时刻输出与复位电平相对应的第一像素信号，所述多个像素在第二时刻输出与入射的电磁波的量相对应的第二像素信号；以及模数转换电路，其输出与所述第一像素信号和所述第二像素信号之间的差相对应的数字差信号，并且其中所述模数转换电路包括延迟电路，其具有彼此连接的多个延迟器件，所述多个延迟器件延迟脉冲信号，所述延迟电路根据第一像素信号从所述多个延迟器件中输出第一低位相位信号并且根据第二像素信号从所述多个延迟器件中输出第二低位相位信号；锁存部，其锁存从所述延迟电路输出的所述第一低位相位信号和所述第二低位相位信号；低位计数部，其根据保持在所述锁存部中的所述第一低位相位信号产生第一低位控制信号，并且根据保持所述锁存部中的所述第二低位相位信号产生第二低位控制信号，所述低位计数部根据基于所述第一低位计数信号的计数值和基于所述第二低位计数信号的计数值之间的差产生并输出包括标志位信号的低位差信号；以及高位计数部，其根据基于响应于所述第一像素信号以预定频率从所述延迟电路输出的第一高位计数信号的计数值和基于响应于所述第二像素信号以预定频率从所述延迟电路输出的第二高位计数信号的计数值之间的差产生高位差信号，所述高位计数部基于所述标志位信号从所述高位差信号中减去预定数，或者将预定数相加到所述高位差信号，并且在执行减法或加法处理后输出所述高位差信号，并且所述锁存部、所述低位计数部和所述高位计数部针对所述摄像部的像素阵列中的每一列或每多个列布置。
2.根据权利要求1所述的摄像装置，其中所述低位计数部根据保持在所述锁存部中的所述第一低位相位信号产生所述第一低位计数信号，根据所产生的第一低位计数信号执行累减计数操作和累加计数操作中的一方，根据保持在所述锁存部中的所述第二低位相位信号产生所述第二低位计数信号，根据所产生的第二低位计数信号执行所述累减计数操作和所述累加计数操作中的另一方，由此产生所述低位差信号，并且所述高位计数部根据响应于所述第一像素信号以预定频率从所述延迟电路输出的所述第一高位计数信号执行所述累减计数操作和所述累加计数操作中的一方，并且根据响应于所述第二像素信号以预定频率从所述延迟电路输出的所述第二高位计数信号执行所述累减计数操作和所述累加计数操作中的另一方，由此产生所述高位差信号。
3.根据权利要求2所述的摄像装置，其中如果所述高位计数部执行所述累减计数操作，则所述低位计数部执行所述累减计数操作，并且如果所述高位计数部执行所述累加计数操作，则所述低位计数部执行所述累加计数操作。
4.根据权利要求2所述的摄像装置，其中，通过基于保持在所述锁存部中的所述第一低位相位信号和保持在所述锁存部中的所述第二低位相位信号的温度码以及基准时钟对脉冲进行逻辑运算，产生第一低位计数信号和第二低位计数信号。
5.根据权利要求1所述的摄像装置，该摄像装置还包括基准信号产生部，其产生基准信号，所述基准信号随着时间推移而增大或减小；以及比较部，其将所述基准信号与所述第一像素信号或所述第二像素信号进行比较，并且在所述基准信号满足针对所述第一像素信号或所述第二像素信号的预定条件的时刻结束比较处理，并且其中所述锁存部在与所述比较处理的结束相关的时刻锁存所述第一低位相位信号或所述第二低位相位信号，所述高位计数部在与所述比较处理的开始相关的时刻开始产生所述第一计数值或所述第二计数值，并且所述高位计数部在与所述比较处理的结束相关的时刻结束产生所述第一计数值或所述第二计数值。
全文摘要
本发明涉及一种摄像装置。一种摄像装置可以包括摄像部，该摄影部中布置有多个像素，所述多个像素第一和第二像素信号；以及模数转换电路，其输出数字差信号。AD转换电路可以包括延迟电路，其具有多个延迟器件，该延迟电路输出第一和第二低位相位信号；锁存部，其锁存第一和第二低位相位信号；低位计数部，其产生第一和第二低位计数信号，产生并输出低位差信号；高位计数部，其产生高位差信号，从高位差信号中减去预定数，或者将预定数相加到该高位差信号，并且输出经过减法或者加法处理的高位差信号。
文档编号H04N5/232GK102487430SQ201110386830
公开日2012年6月6日 申请日期2011年11月29日 优先权日2010年12月1日
发明者萩原义雄 申请人:奥林巴斯株式会社