信号处理装置制造方法
【专利摘要】延迟元件（3）延迟来自运算电路（1）的输出信号Dt并输出延迟信号Dd，XOR元件（4）比较输出信号Dt和延迟信号Dd，如果两者一致，则输出信号值“0”的XORout信号，而在两者不一致的情况下，输出信号值“1”的XORout信号。在触发器（61）中，如果时钟信号CK的时钟上升时的XORout信号的信号值是“0”，则从触发器（6）输出输出信号Dt，如果时钟上升时的XORout信号的信号值至少有一次成为“1”，则继续输出信号值“0”的固定值。
【专利说明】信号处理装置
【技术领域】
[0001 ] 本发明涉及信号处理装置。
【背景技术】
[0002]作为与本发明相关联的技术，例如，有在专利文献I中记载的信号处理电路。
[0003]专利文献I的信号处理电路示出了通过进行在逻辑上来看是相同的处理的多个电路并行地进行相同的密码处理的信号处理电路。
[0004]更具体地，专利文献I的信号处理电路具备:进行密码关联处理的第I电路、以及进行和在第I电路中进行的密码关联处理在逻辑上来看是相同的密码关联处理的第2电路。
[0005]然后，在第2电路中设置反转信号位的极性的反转电路，并比较来自构成第I电路的多个节点之中的第I节点的输出和来自构成第2电路的多个节点之中的在与第I电路中的第I节点的位置对应的位置处的第2节点的输出，在两个输出的极性不是相互反转的情况下，停止通过第I电路和第2电路进行的密码关联处理。
[0006]专利文献1:日本特开2006-229485号公报
【发明内容】
[0007]专利文献I的信号处理电路由进行在逻辑上来看是相同的处理的多个电路来构成，因此存在电路规模增大的课题。
[0008]本发明以解决上述那样的课题作为主要目的，并以通过简易的结构来防止由于异常的时钟而输出不确定的状态的信号作为主要目的。
[0009]本发明的信号处理装置的特征在于，具备:
[0010]延迟部,输入从运算电路连续输出的输出信号，延迟所输入的输出信号，并将延迟后的输出信号作为延迟信号来输出；
[0011]比较部，从所述运算电路输入输出信号，并且与来自所述运算电路的输出信号的输入相并行地从所述延迟部输入延迟信号，在相同的定时输入的输出信号和延迟信号之间比较信号值，并将通知比较的输出信号和延迟信号的信号值一致的一致信号以及通知比较的输出信号和延迟信号的信号值不一致的不一致信号中的某一个作为比较结果信号来输出；
[0012]判别部，输入时钟信号，并且与时钟信号的输入相并行地从所述比较部输入比较结果信号，每当作为时钟的上升定时以及时钟的下降定时中的至少某一个的判别定时到来时，判别在判别定时并行输入的比较结果信号是一致信号以及不一致信号中的哪一个；以及
[0013]输出部，从所述运算电路输入输出信号，并且在所述判别部在判别定时输入一致信号的情况下，输出来自所述运算电路的输出信号，而在所述判别部在判别定时输入了不一致信号之后，输出特定的固定值来代替来自所述运算电路的输出信号。[0014]在本发明中，只在输出信号和延迟信号一致的情况下输出输出信号，在输出信号和延迟信号不一致的情况下输出固定值。
[0015]只在比较了确定状态的输出信号和确定状态的延迟信号的情况下，输出信号和延迟信号才一致，因此，即使在由于异常的时钟的发生而引起输出信号和延迟信号不一致的情况下，也不输出不确定状态的输出信号。
【专利附图】
【附图说明】
[0016]图1是示出实施方式I的信号处理装置的结构例的图。
[0017]图2是在实施方式I的信号处理装置中的时钟异常发生时的时序图。
[0018]图3是在实施方式I的信号处理装置中的正常时的时序图。
[0019]图4是示出一般的信号处理电路的结构例的图。
[0020]图5是在一般的信号处理电路中的正常时的时序图。
[0021]图6是在一般的信号处理电路中的时钟异常发生时的时序图。
[0022]图7是说明确定状态和不确定状态的图。
[0023](附图标记说明) [0024]1:运算电路；3:延迟元件；4 =XOR元件；5 =AND元件；6:触发器；7:带置位端的触发器；11:运算电路；16:触发器；61:触发器；100:信号处理装置。
【具体实施方式】
[0025]实施方式1.[0026]在本实施方式中，在抑制追加电路的结构中，防止由于异常的时钟引起的故障数据的输出。
[0027]以下，首先说明一般的信号处理电路，然后说明本实施方式的信号处理装置。
[0028]图4是示出一般的信号处理电路的结构的图。
[0029]在图4中，粗线的连线表示输入输出多个比特的信号，细线的连线表示输入输出I比特的信号。
[0030]图4的信号处理电路将输入数据DI和密钥数据K作为输入来进行运算，并将其结果作为输出数据DO来输出。
[0031]图4的信号处理电路由运算电路11和触发器(flip-flop) 16构成。
[0032]输入数据DI和密钥数据K被输入到运算电路11中，其结果作为多个比特的输出信号Dt被输出到多个比特的总线中。
[0033]输入数据DI和密钥数据K被输入到运算电路11中，运算结果作为输出信号Dt被输出。
[0034]运算电路11因为电路延迟而直至确定数据为止需要时间。
[0035]也就是说，如图7所例示的那样，在运算电路I的输出信号Dt中，存在信号值不固定的不确定状态710和维持有相同的信号值的确定状态720。
[0036]确定状态720持续至接下来的输入数据DI以及密钥数据K被输入到运算电路11中为止。
[0037]不确定状态710的时间，换言之，确定状态720持续的时间根据运算的种类而不同。
[0038]在运算电路11中，根据输入数据DI和密钥数据K的组合来进行多种运算。
[0039]直至运算完成为止需要的时间根据运算的种类而各种各样，在直至运算完成为止需要较长时间的运算的情况下，不确定状态710的时间变长，因此，确定状态720持续的时间变短。
[0040]接下来，使用图5来说明该信号处理电路的动作。
[0041]图5是触发器16的时序图。
[0042]在图5中，将该数据不确定的不确定状态通过“阴影”进行块显示。
[0043]另外，关于确定状态，进行放入了数字的块显示。
[0044]触发器16在时钟信号CK的上升定时锁定(latch)输出信号Dt，因此，对DO而言，晚I个时钟来确定数据。
[0045]由此，只将确定状态的信号发送给后级。
[0046]接下来，图6示出输入了异常的时钟的情况的时序图。
[0047]如果是图6那样的时钟信号CK，则触发器16在时刻TO (异常的时钟)锁定不确定的块(不确定状态的输出信号Dt)，因此，其输出DO成为锁定了不确定的块的异常数据。
[0048]然后，锁定了该不确定的块的异常数据最终作为运算结果被输出。
[0049]图1示出本实施方式的电路结构。
[0050]在图1中，粗线的连线表示输入输出多个比特的信号，细线的连线表示输入输出I比特的信号。
[0051]在本实施方式中，运算电路I将输入数据DI和密钥数据K作为输入来进行运算，信号处理装置100将运算结果作为输出数据DO来输出。
[0052]另外，图1所示的运算电路I和信号处理装置100合起来也被称为安全(secure)运算装置。
[0053]输入数据DI和密钥数据K被输入到运算电路I中，运算结果作为多个比特的输出信号Dt被输出到多个比特的总线中。
[0054]另外，在运算电路I的输出信号Dt中，与图4示出的运算电路11同样地存在信号值不固定的不确定状态710和维持有相同的信号值的确定状态720。
[0055]信号处理装置100由延迟元件3、XOR (eXclusive 0R，异或)元件4、AND元件5、触发器6、触发器61、带置位端的触发器(flip-flop with set) 7构成。
[0056]总线Dt连接到延迟元件3和XOR元件4。
[0057]延迟元件3输入从运算电路I连续输出的多个比特的输出信号Dt，使输入的输出信号Dt延迟,并将延迟后的输出信号Dt作为延迟信号Dd来输出。
[0058]延迟元件3的输出被连接到XOR元件4的另一个输入端子，而延迟信号Dd被输入到XOR元件4中。
[0059]延迟元件3相当于延迟部的例子。
[0060]XOR元件4的输出是I比特，如果输入的总线的对应的比特的值全部一致，则输出“0”，如果对应的比特的值至少有I比特不同，则输出“I”。
[0061]XOR元件4相当于比较部的例子。
[0062]XOR元件4从运算电路I输入多个比特的输出信号Dt，并且与来自运算电路I的输出信号Dt的输入相并行地从延迟元件3输入多个比特的延迟信号Dd，在相同的定时输入的多个比特的输出信号Dt和多个比特的延迟信号Dd之间比较信号值。
[0063]然后，如果输出信号Dt和延迟信号Dd的信号值在全部比特中一致，则将通知输出信号Dt和延迟信号Dd的信号值一致的一致信号(信号值“O”)作为XORout (异或输出)信号(比较结果信号)来输出。
[0064]另一方面，如果至少有I比特的信号值不同，则将通知输出信号Dt和延迟信号Dd的信号值不一致的不一致信号(信号值“I”)作为XORout信号(比较结果信号)来输出。
[0065]只在比较了确定状态720的输出信号Dt和确定状态720的延迟信号Dd的情况下，输出信号Dt和延迟信号Dd的全比特的信号值一致。
[0066]也就是说，XOR元件4在与来自运算电路I的确定状态720的输出信号Dt的输入相并行地从延迟元件3输入确定状态720的延迟信号Dd时，输出信号Dt的信号值和延迟信号Dd的信号值在全部比特中一致，并将一致信号(信号值“O”)作为XORout信号来输出。
[0067]另一方面，在与来自运算电路I的确定状态720的输出信号Dt或者不确定状态710的输出信号Dt的输入相并行地从延迟元件3输入不确定状态710的延迟信号Dd的情况下，输出信号Dt的信号值和延迟信号Dd的信号值不一致，XOR元件4将不一致信号(信号值“ I ”)作为XORout信号来输出。
[0068]进一步地，在与来自运算电路I的不确定状态710的输出信号Dt的输入相并行地从延迟元件3输入确定状态720的延迟信号Dd的情况下，输出信号Dt的信号值和延迟信号Dd的信号值不一致，XOR元件4将不一致信号(信号值“I”)作为XORout信号来输出。
[0069]XOR元件4的I比特输出(XORout信号)被连接到触发器61的D端子处，在时钟信号CK的时钟的定时被保持，并从Q端子作为XORoutl (异或输出I)信号(I比特)被输出。
[0070]也就是说，触发器61输入时钟信号CK，并且与时钟信号CK的输入相并行地从XOR元件4输入XORout信号(比较结果信号)，每逢时钟的上升，就判别在时钟上升时并行输入的XORout信号(比较结果信号)是一致信号(信号值“O”)、不一致信号(信号值“I”)中的哪一个。
[0071]触发器61在时钟上升时并行输入的XORout信号(比较结果信号)是不一致信号(信号值“I”)的情况下输出XORoutl信号的有效信号(信号值“I”)。
[0072]另一方面，触发器61在时钟上升时并行输入的XORout信号(比较结果信号)是一致信号(信号值“O”)的情况下输出XORoutl信号的无效信号(信号值“O”)。
[0073]触发器61是判别部的例子，另外，相当于第I触发器。
[0074]另外，本实施方式的触发器61将时钟上升定时作为判别定时，在本实施方式中，说明触发器61判别在时钟上升时并行输入的XORout信号(比较结果信号)是一致信号(信号值“O”)、不一致信号(信号值“ I ”)中的哪一个的例子。
[0075]然而，也可以将时钟下降定时作为判别定时，触发器61也可以判别在时钟下降时并行输入的XORout信号(比较结果信号)是一致信号(信号值“O”)、不一致信号(信号值“I”)中的哪一个。
[0076]进一步地，也可以将时钟上升定时以及时钟下降定时这两者作为判别定时，触发器61也可以判别在时钟上升时以及时钟下降时并行输入的XORout信号(比较结果信号)是一致信号(信号值“O”)、不一致信号(信号值“ I”)中的哪一个。[0077]XORoutl信号被输入到带置位端的触发器7的时钟端子。
[0078]另外，信号S是如下信号:被输入到带置位端的触发器7的置位端子，控制成在运算电路I中的一连串的运算即将开始之前被置位。
[0079]直至从触发器61输入XORoutl信号的有效信号(信号值“ I”)为止，带置位端的触发器7将Sel信号的有效信号(信号值“I”)作为通知正常状态的状态信号来继续输出。
[0080]然后，在从触发器61 了 XORoutl信号的有效信号(信号值“I”)之后，带置位端的触发器7将Sel信号的无效信号(信号值“O”)作为通知异常状态的状态信号来继续输出。
[0081]带置位端的触发器7是状态通知部的例子，另外，相当于第2触发器。
[0082]作为带置位端的触发器7的输出的Sel信号(I比特)被输入到AND元件5中。
[0083]在AND元件5中，输出与运算电路I的总线输出的逻辑积。
[0084]也就是说，AND元件5从运算电路I输入多个比特的输出信号Dt，并从带置位端的触发器7输入Sel信号，如果Sel信号是有效信号(信号值“ 1”)，则输出来自运算电路I的输出信号Dt。
[0085]另一方面，如果Sel信号是无效信号(信号值“0”)，则AND元件5将来自带置位端的触发器7的Sel信号(信号值“O”)作为固定值输出到触发器6，来代替来自运算电路I的输出信号Dt。
[0086]AND元件5和触发器6 —起是输出部的例子。
[0087]在触发器6中，在时钟信号CK的时钟的定时，保持来自AND元件5的输出，并成为输出D0。
[0088]也就是说，触发器6与时钟信号CK同步地将来自运算电路I的输出信号Dt或者固定值作为输出DO来输出。
[0089]触发器6和AND元件5 —起是输出部的例子，相当于第3触发器。
[0090]另外，在图1中，示出了带置位端的触发器7的输出被输入到AND元件5中的情况，但是也可以替代地输入到具有与AND元件5相同的功能的元件中。
[0091]另外，将延迟元件3的延迟量设为从运算电路I的输出所确定的最小时间减去了触发器6的电路的建立(setup)时间和保持(hold)时间的时间。
[0092]换言之，是XOR元件4在从运算电路I输入确定状态的输出信号Dt的期间能够并行输入确定状态的输出信号Dt的延迟信号Dd的延迟量。
[0093]如前所述，在输出信号Dt中，确定状态720持续的时间根据运算的种类而不同。
[0094]延迟元件3利用从在输出信号Dt中确定状态720持续的时间之中的最短的时间减去了触发器6的建立时间和保持时间而得到的时间的延迟量，延迟来自运算电路I的输出信号Dt。
[0095]接下来，说明动作。
[0096]图2是本实施方式的触发器6等的时序图。
[0097]在图2中，也将不确定状态通过“阴影”进行块显示。
[0098]另外，关于确定状态进行放入了数字的块显示。
[0099]在图2中，示出了在时刻TO输入了异常的时钟的情况。
[0100]如前所述，XOR元件4在比较了的输出信号Dt和延迟信号Dd的全部比特一致时，输出“O”的XORout信号，而如果至少有I比特不同，则输出“I”的XORout信号。[0101]触发器61在时钟信号CK的时钟的上升定时保持该XORout信号，因此，触发器61的输出XORoutl成为如图2那样。
[0102]在输入了异常的时钟的TO的定时，在XOR元件4中比较不确定状态的输出信号Dt和不确定状态的延迟信号Dd，因此，XORout信号是“I”。
[0103]因此，触发器61的输出XORoutl在异常的时钟的上升时从“O”变化为“I”。
[0104]由于该变化，带置位端的触发器7的输出Sel从“I”变化为“0”，并且直至以后信号S发出置位指示为止，Sel信号固定为“O”。
[0105]Sel信号是AND元件5的输入，因此，AND元件5的输出为固定值O。
[0106]该状态持续至信号S发出置位指示为止。
[0107]其结果，触发器6的输出在异常的时钟(时刻TO)以后不管输出信号Dt的状态如何，都成为固定值“O”。
[0108]也就是说，在触发器61中，如果时钟上升时的XORout信号的信号值至少有一次成为“ I ”，则继续输出固定值“O”。
[0109]另外，图3是在本实施方式的信号处理装置100中输入了正常的时钟信号CK的情况的触发器6等的时序图。
[0110]此处，说明将延迟元件3的延迟量设为从运算电路I的输出所确定的最小时间减去了触发器6的建立时间和保持时间而得到的时间的理由。
[0111]在XOR元件4中，必须并行地输入确定状态720的输出信号Dt和确定状态720的
延迟信号Dt。
[0112]在图2中，必须有输出信号Dt和延迟信号Dd的<1>的区间重叠的区间。
[0113]如果将延迟元件3的延迟量设为确定状态720的最小时间，则存在输出信号Dt和延迟信号Dd的〈1>的区间重叠的区间消失的可能性。
[0114]为了使输出信号Dt和延迟信号Dd的确定状态720的时间重叠，需要将延迟元件3的延迟量设为比确定状态720的最小时间更短的时间。
[0115]另一方面，为了触发器6的适当动作，需要确保建立时间和保持时间，并且需要将触发器6的建立时间和保持时间反映到延迟量中。
[0116]因为这样的要求，将延迟元件3的延迟量设为从确定状态720的最小时间减去了触发器6的建立时间和保持时间的时间。
[0117]以上，在本实施方式的安全运算装置中，延迟运算电路的输出信号，判定输出信号和延迟信号的一致和不一致，并持续保持不一致的判定结果。
[0118]也就是说，在图2中，如果在时钟上升时信号值“I”的XORout信号被输入到触发器61中，则Sel信号被固定为“O”。
[0119]因此，即使发生异常的时钟，也不会输出不确定状态的输出信号，替代地输出固定值。
[0120]也就是说，只在比较了确定状态的输出信号和确定状态的延迟信号的情况下，输出信号和延迟信号一致，因此，即使在由于异常的时钟的发生引起输出信号和延迟信号不一致的情况下，也不会输出不确定状态的输出信号。
[0121]因此，本实施方式的安全运算装置针对引起异常时钟、使得输出基于电路内部的故障状态的故障数据来导出秘密信息的故障诱导攻击具有抗性。[0122]综上所述，在本实施方式中，说明了如下安全运算装置:
[0123]对在运算装置中将数据和秘密数据组合来运算的运算结果、和延迟运算结果的延迟信号进行比较，在两者不一致的情况下，输出固定值来代替运算结果。
[0124]另外，说明了本实施方式的安全运算装置在运算结果和延迟信号不一致的情况下，保持不一致状态直至一连串的运算结束为止，并输出固定值来代替运算结果。
[0125]另外，说明了本实施方式的安全运算装置使用具有从运算电路的输出所确定的最小时间减去了触发器的建立时间以及保持时间的延迟量的延迟元件。
【权利要求】
1.一种信号处理装置，其特征在于，具有: 延迟部，输入从运算电路连续输出的输出信号，使输入的输出信号延迟，并将延迟后的输出信号作为延迟信号来输出； 比较部，从所述运算电路输入输出信号，并且与来自所述运算电路的输出信号的输入相并行地从所述延迟部输入延迟信号，在相同的定时输入的输出信号和延迟信号之间比较信号值，并将通知比较的输出信号和延迟信号的信号值一致的一致信号以及通知比较的输出信号和延迟信号的信号值不一致的不一致信号中的某一个作为比较结果信号来输出； 判别部，输入时钟信号，并且与时钟信号的输入相并行地从所述比较部输入比较结果信号，每当到来判别定时时，判别在判别定时并行输入的比较结果信号是一致信号以及不一致信号中的哪一个，其中，所述判别定时是时钟的上升定时以及时钟的下降定时中的至少某一个；以及 输出部，从所述运算电路输入输出信号，并且在所述判别部在判别定时输入了一致信号的情况下，输出来自所述运算电路的输出信号，而在所述判别部在判别定时输入了不一致信号之后，输出特定的固定值来代替来自所述运算电路的输出信号。
2.根据权利要求1所述的信号处理装置，其特征在于: 所述延迟部从所述运算电路输入维持相同的信号值的确定状态的输出信号和信号值不固定的不确定状态的输出信号， 所述延迟部以如下延迟量延迟来自所述运算电路的输出信号:所述比较部在从所述运算电路输入确定状态的输出信号的期间能够并行输入确定状态的输出信号的延迟信号的延迟量； 所述比较部在与来自所述运算电路的确定状态的输出信号的输入相并行地从所述延迟部输入确定状态的输出信号的延迟信号时，来自所述运算电路的确定状态的输出信号的信号值和来自所述延迟部的确定状态的输出信号的延迟信号的信号值一致，将一致信号作为所述比较结果信号来输出。
3.根据权利要求2所述的信号处理装置，其特征在于: 所述判别部在按照正常的时钟周期的正常时钟的判别定时，输入如下一致信号:与来自所述运算电路的确定状态的输出信号的输入相并行地从所述延迟部输入确定状态的输出信号的延迟信号的结果，所述比较部输出的一致信号， 所述判别部在偏离正常的时钟周期的非法时钟的判别定时，输入如下不一致信号中的某一个:与来自所述运算电路的确定状态的输出信号或者不确定状态的输出信号的输入相并行地从所述延迟部输入不确定状态的输出信号的延迟信号的结果，所述比较部输出的不一致信号；以及与来自所述运算电路的不确定状态的输出信号的输入相并行地从所述延迟部输入确定状态的输出信号的延迟信号的结果，所述比较部输出的不一致信号； 所述输出部在如下期间输出来自所述运算电路的输出信号:所述判别部输入的时钟信号中维持着正常时钟的结果，所述判别部在判别定时输入一致信号的期间， 在所述判别部输入的时钟信号中发生了异常的结果，所述判别部在判别定时输入不一致信号之后，所述输出部输出所述固定值。
4.根据权利要求3所述的信号处理装置，其特征在于: 所述输出部在所述判别部在判别定时输入不一致信号之后，直至所述运算电路完成运算为止，继续进行所述固定值的输出。
5.根据权利要求4所述的信号处理装置，其特征在于: 所述信号处理装置进一步具有状态通知部， 该状态通知部将通知所述判别部中的状态的状态信号输出到所述输出部， 该状态通知部在如下期间将通知正常状态的状态信号输出到所述输出部:所述判别部输入的时钟信号中维持着正常时钟的结果，所述判别部在判别定时输入一致信号的期间， 在所述判别部输入的时钟信号中发生了异常的结果，所述判别部在判别定时输入了不一致信号的情况下，该状态通知部将通知异常状态的状态信号输出到所述输出部，直至所述运算电路完成运算为止，保持通知所述异常状态的状态信号的输出； 在从所述状态通知部输入通知所述正常状态的状态信号的期间，所述输出部输出来自所述运算电路的输出信号， 在从所述状态通知部输入通知所述异常状态的状态信号的期间，所述输出部输出所述固定值。
6.根据权利要求5所述的信号处理装置，其特征在于: 所述比较部是XOR元件即异或元件， 该XOR元件被连接到所述运算电路和所述延迟部，从所述运算电路输入多个比特的输出信号，并且与来自所述运算电路的输出信号的输入相并行地从所述延迟部输入多个比特的延迟信号，在相同的定时输入的多个比特的输出信号和多个比特的延迟信号之间比较信号值，在比较了的输出信号和延迟信号的信号值在全部的比特中一致的情况下输出一致信号，在比较了的输出信号和延迟信号的信号值至少有I比特不一致的情况下输出不一致信号， 所述判别部是第I触发器，该第I触发器被连接到所述XOR元件，并与所述时钟信号的输入相并行地从所述XOR元件输入比较结果信号，在判别定时并行地输入的比较结果信号是不一致信号的情况下输出有效信号， 所述状态通知部是第2触发器，该第2触发器被连接到所述第I触发器，直至从所述第I触发器输入有效信号为止，将有效信号作为通知所述正常状态的状态信号来继续输出，在从所述第I触发器输入了有效信号之后，将无效信号作为通知所述异常状态的状态信号来继续输出， 所述输出部是: AND元件，被连接到所述运算电路和所述第2触发器，并从所述运算电路输入多个比特的输出信号，从所述第2触发器输入状态信号，如果来自所述第2触发器的状态信号是有效信号，则输出来自所述运算电路的多个比特的输出信号，如果来自所述第2触发器的状态信号是无效信号，则将来自所述第2触发器的无效信号作为所述固定值来输出；以及 第3触发器，被连接到所述AND元件，并与所述时钟信号同步地输出来自所述运算电路的输出信号或者所述无效信号。
7.根据权利要求6所述的信号处理装置，其特征在于: 根据在所述运算电路中的运算的种类，在所述输出信号中确定状态所持续的时间不同； 所述延迟部以如下延迟量延迟来自所述运算电路的输出信号:从在所述输出信号中确定状态所持续的时间之中的最短的时间减去了所述第3触发器的建立时间和保持时间而得到的时间的延迟量。
8.根据权利要求1所述的信号处理装置，其特征在于: 所述延迟部、所述比较部和所述输出部输入:来自将数据和秘密数据组合来运算的运算电路的输出信号。
【文档编号】H04L9/10GK103649865SQ201180072101
【公开日】2014年3月19日 申请日期:2011年7月6日 优先权日:2011年7月6日
【发明者】佐藤恒夫, 山口晃由 申请人:三菱电机株式会社