专利名称：基于fpga的irig-b调制解调器的制作方法
技术领域：
本实用新型是有关于一种IRIG-B调制解调器，且特别是有关于一种基于FPGA的IRIG-B调制解调器。
背景技术：
电力行业自动化程度越来越高，保护、通讯、远动、监控、录音、直流等设备都需要时间高度统一，便于数据信息的统一、事件时间的统一、事故调查的统一。当前电力故障分析要求中，行波测距与行波保护对时钟精度的要求已经高达lus。传统的IRIG-B调制解调器，是通过对一个长期的测量数据进行统计，建立一个数据模型，使用多片单片机组合成联合控制系统，补偿同步系统的时延。但是单片机的运行速度比较慢，在处理过程中会引入时延较大。
实用新型内容为了克服现有技术的不足，本实用新型的目的在于提供一种波动小、长期稳定性好的IRIG-B调制解调器。为达上述目的，本实用新型提出一种基于FPGA的IRIG-B调制解调器，包括电源模块、全双工接口、基于FPGA的处理模块和显示模块，全双工接口、显示模块、基于FPGA的处理模块连接电源模块，且全双工接口、显示模块还连接基于FPGA的处理模块。其中，电源模块为将输入电源转化为IRIG-B调制解调器所需的电源，全双工接口用于对基于FPGA的处理模块提供输入信号，基于FPGA的处理模块用于控制全双工接口的数据流方向并完成IRIG-B码编码与解码，显示模块由基于FPGA的处理模块的输出驱动进行显示。本实用新型中，基于FPGA的处理模块包括具有UART通讯模块的控制器、时间报文解析模块、IRIG-B编码模块、IRIG-B解码模块和时间报文编码模块，时间报文解析模块、IRIG-B编码模块、IRIG-B编码模块和时间报文编码模块分别连接控制器的UART通讯模块，且IRIG-B编码模块连接时间报文解析模块，IRIG-B解码模块连接时间报文编码模块。其中，UART通讯模块用于进行串并转换，为控制器读取/输出报文信息进行数据格式转换；时间报文解析模块解析出时间信息，为控制器进行IRIG-B编码提供年月日时分秒等编码信息；IRIG-B码解码模块，解析出时间信息，为控制器进行时间报文编码提供年月日时分秒等编码信息。进一步，UART通讯模块包括波特率发生模块和接收器模块本实用新型中，电源模块包括电源芯片LM1117及TPS55383，输入为AC85-265V，输出为 3. 3V、2. 5V、1. 2V 电源。本实用新型中，全双工接口通过快速光耦6N137隔离，采用芯片MAX485，有三个全双工口，分别为IRIG-B、1PPS、BJT，当IRIG-B调制解调器编码时1PPS、BJT为输入，IRIG-B为输出；当IRIG-B调制解调器解码时，IRIG-B为输入，1PPS、BJT为输出。本实用新型中，显示模块包括芯片SN74ALVC04NSR和发光二极管，有电源指示灯、系统运行指示灯、IRIG-B指示灯、IPPS指示灯、BJT指示灯。[0011]本实用新型的有益效果是波动小、长期稳定性好、时间精度高和系统灵活性好。且此IRIG-B调制解调器在安装方式上采用标准DIN安装方式、安装方式灵活、扩展方便。
图I是本实用新型一实施例的基于FPGA的IRIG-B调制解调器的原理框图。图2是图I中的全双工接口的原理框图。图3是图I中的基于FPGA的处理模块的原理框图。图4是图3中的UART模块的原理框图。
具体实施方式
为让本实用新型的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。如图I所示，基于FPGA的IRIG-B调制解调器，包括电源模块10、全双工接口 20、基于FPGA的处理模块30和显示模块40，全双工接口 20、显示模块40、基于FPGA的处理模块30连接电源模块10，且全双工接口 20、显示模块40还连接基于FPGA的处理模块30。其中，电源模块10为将输入电源转化为IRIG-B调制解调器所需的电源。本实施例中，电源模块的输入为AC85-265V，由电源芯片1111117及了 555383组成，负责为调制解调器提供 3. 3V、2. 5V.、1. 2V 电源。全双工接口 20用于对基于FPGA的处理模块30提供输入信号。本实施例中，全双工接口通过快速光耦6N137隔离，采用工业级芯片MAX485。如图2所示，MAX485为全双工器件，有三个全双工口，分别为IRIG-B、1PPS、BJT。当管脚2、3为低电平时，为差分信号输入，TTL电平输出；当管脚2、3为高电平时，为TTL电平信号输入，差分电平输出。当IRIG-B调制解调器编码时1PPS、BJT为输入，IRIG-B为输出；当IRIG-B调制解调器解码时，IRIG-B为输入，1PPS、BJT为输出。显示模块40由基于FPGA的处理模块30的输出驱动进行显示。本实施例中，显示模块40由工业级芯片SN74ALVC04NSR和发光二极管组成，包括电源指示灯、系统运行指示灯、IRIG-B指示灯、IPPS指示灯、BJT指示灯。基于FPGA的处理模块30为IRIG-B调制解调器的核心部分，为基于FPGA器件，主要完成以下功能I、控制全双工口得数据流方向；2、完成IRIG-B码编码与解码算法。图3是本实施例中的基于FPGA的处理模块的原理框图。基于FPGA的处理模块包括具有UART通讯模块的控制器、时间报文解析模块、IRIG-B编码模块、IRIG-B解码模块和时间报文编码模块，时间报文解析模块、IRIG-B编码模块、IRIG-B编码模块和时间报文编码模块分别连接控制器的UART通讯模块，且IRIG-B编码模块连接时间报文解析模块，IRIG-B解码模块连接时间报文编码模块。其中，UART通讯模块用于进行串并转换，为控制器读取/输出报文信息进行数据格式转换；时间报文解析模块解析出时间信息，为控制器进行IRIG-B编码提供年月日时分秒等编码信息；IRIG-B码解码模块，解析出时间信息，为控制器进行时间报文编码提供年月日时分秒等编码信息。图4是图3中的UART模块的原理框图，UART通讯模块包括二个模块波特率发生模块，接收器模块。( I)波特率发生模块，波特率发生器实际上就是一个分频器，具体是通过一个计数器实现。本设计采用16倍频采样的方案，也就是采用16倍于波特率的时钟，即若波特率为9600，则波特率发生器的输出时钟为9600X16。同时，因为系统主时钟为100MHz，所以分频电路对系统主时钟的分频数为652，每一计数周期使输出电平高、低变化，即可得到9600波特率对应的UART的时钟。(2)接收器模块。为了避免毛刺影响，能够得到正确的起始信号和有效数据，需要完成一个简单的最大似然判决，其方法如下由于bclk信号的频率为波特率的16倍，则对于每个数据都会有16个采样值，最终的采样比特值为出现次数超过8次的电平逻辑值。接收模块从捕捉到数据串的第一个0开始工作，也就是验证起始位的到来，验证完后，开始接收8位数据，并进行串并转换，随后检测停止位,正确则输出。利用本实用新型进行IRIG-B码解码的过程如下连续两个P码元即为IBIG-B码的帧头，在FPGA中判断帧头信息需要对B码信号的高电平计时，当连续两个脉冲的高电平时间达到P码元的要求时才可认为是帧头，但此时秒的准时刻(上升沿)已经过去了 8ms。为了能够使提取出的秒脉冲信号irigb_pulse，设计一个屏蔽信号Mask，在PPS到来的前Ims打开，截取整个PO码元，那么同步脉冲将是Mask与进入的IRIG-B信号“与”的结果，利用这种组合逻辑实现PPS信号的同步提取。IRIG-B码每秒发送一次，为100个码元。码元有Pr码、P码、逻辑I、逻辑0，其中Pr码和P码的高电平宽度为8ms,逻辑I的高电平宽度为5ms,逻辑0的高电平宽度为2ms。因此我们可以根据不同码元的高电平宽度不同识别出码元，待识别完毕之后，对数据进行串并转化，最后把BCD码时间转化为二进制时间。利用本实用新型进行IRIG-B编码的过程如下IRIG标准规定B码每秒发I次，每次100个码元，包含I个同步参考点(Pr脉冲的上升沿)和10个索引标记。码元宽度为10ms，用高电平宽度为8ms的脉冲表示索引标记，用宽度为5ms的脉冲表示逻辑1，用宽度为2m的脉冲表示逻辑O。因此利用FPGA编码方法如下首先进行二进制到BCD (可采用查表法，首先保存0 99的BCD码表，转换时根据地址即可找到对应的转换结构)，接着是并串转换，然后在秒脉冲触发下生成cl0ck_lmS和clock_10ms两个控制时钟。其次定义码元寄存器data_irig,宽度为10位,每位输出用时Ims0这样就可以实现IRIG-B码的编码输出。综上所述，本实用新型的有益效果是波动小、长期稳定性好、时间精度高和系统灵活性好。且此IRIG-B调制解调器在安装方式上采用标准DIN安装方式、安装方式灵活、扩展方便。本实用新型中所述具体实施案例仅为本实用新型的较佳实施案例而已，并非用来限定本实用新型的实施范围。即凡依本实用新型申请专利范围的内容所作的等效变化与修饰，都应作为本实用新型的技术范畴。
权利要求1.一种基于FPGA的IRIG-B调制解调器，其特征在于，包括 电源模块、全双工接口、基于FPGA的处理模块和显示模块，全双工接口、显示模块、基于FPGA的处理模块连接电源模块，且全双工接口、显示模块还连接基于FPGA的处理模块； 其中，电源模块为将输入电源转化为IRIG-B调制解调器所需的电源，全双工接口用于对基于FPGA的处理模块提供输入信号，基于FPGA的处理模块用于控制全双工接口的数据流方向并完成IRIG-B码编码与解码，显示模块由基于FPGA的处理模块的输出驱动进行显/Jn ο
2.根据权利要求I所述的基于FPGA的IRIG-B调制解调器，其特征在于，其中基于FPGA的处理模块包括具有UART通讯模块的控制器、时间报文解析模块、IRIG-B编码模块、IRIG-B解码模块和时间报文编码模块，时间报文解析模块、IRIG-B编码模块、IRIG-B编码模块和时间报文编码模块分别连接控制器的UART通讯模块，且IRIG-B编码模块连接时间报文解析模块，IRIG-B解码模块连接时间报文编码模块。
3.根据权利要求2所述的基于FPGA的IRIG-B调制解调器，其特征在于，其中UART通讯模块包括波特率发生模块和接收器模块，
4.根据权利要求I所述的基于FPGA的IRIG-B调制解调器，其特征在于，其中电源模块包括电源芯片LMl117及TPS55383，输入为AC85-265V，输出为3. 3V、2. 5V、1. 2V电源。
5.根据权利要求I所述的基于FPGA的IRIG-B调制解调器，其特征在于，其中全双工接口采用芯片MAX485，有三个全双工口，分别为IRIG-B、1PPS、BJT，当IRIG-B调制解调器编码时，1PPS、BJT为输入，IRIG-B为输出；当IRIG-B调制解调器解码时，IRIG-B为输入，1PPS、BJT为输出。
6.根据权利要求I所述的基于FPGA的IRIG-B调制解调器，其特征在于，其中显示模块包括芯片SN74ALVC04NSR和发光二极管，有电源指示灯、系统运行指示灯、IRIG-B指示灯、IPPS指示灯、BJT指示灯。
专利摘要本实用新型提出一种基于FPGA的IRIG-B调制解调器，包括电源模块、全双工接口、基于FPGA的处理模块和显示模块，全双工接口、显示模块、基于FPGA的处理模块连接电源模块，且全双工接口、显示模块还连接基于FPGA的处理模块。其中，电源模块为将输入电源转化为IRIG-B调制解调器所需的电源，全双工接口用于对基于FPGA的处理模块提供输入信号，基于FPGA的处理模块用于控制全双工接口的数据流方向并完成IRIG-B码编码与解码，显示模块由基于FPGA的处理模块的输出驱动进行显示。本实用新型的优点是波动小、长期稳定性好、时间精度高且系统灵活。
文档编号H04L27/00GK202818360SQ20122047419
公开日2013年3月20日 申请日期2012年9月17日 优先权日2012年9月17日
发明者张熀松 申请人:南京澳德思电气有限公司