用于动态配置显示设备中的串行数据链路的系统和方法
【专利摘要】提供了用于动态配置显示设备中的串行数据链路的系统和方法。公开了用于基于先前经确定的链路训练参数动态重新配置数字视频链路的技术。显示设备对GPU通告指示它可以保留用于一个或多个链路配置的链路特性的NLT能力信息。GPU使用NLT能力信息确定显示设备是否能够使用NLT协议迅速地转换到具体链路配置，或能够在配置之前切换。NLT能力当GPU正转换进出节能睡眠状态时允许链路有利地停顿并且迅速地恢复，或者将链路置于更省电的配置或较高带宽较高性能的配置中。此外，NLT能力允许源确定当显示设备保留图像时链路配置是否可以迅速地改变，并且因此可以继续为不中断的注视呈现恒定的屏幕。
【专利说明】用于动态配置显示设备中的串行数据链路的系统和方法
[0001]相关_请的交叉引用
[0002]本申请要求于2011年6月10日提交的美国临时专利申请序列号13/157,468的优先权，其通过援引的方式在本文中加以合并。
【技术领域】
[0003]本发明总地涉及显示系统，并且更具体地，涉及用于动态配置显示设备中的串行数据链路的系统和方法。
【背景技术】
[0004]计算机系统典型地包括显示设备，诸如耦连到将视频数据帧从图形处理单元(GPU)传送到显示设备的视频数据链路的液晶显示器(IXD)。在正常操作期间，GPU生成顺序的视频帧，每个视频帧包括単独像素的ニ维数组。视频帧典型地由GPU生成并且存储在相关联的帧缓冲区内。每个视频帧随后被GPU扫描输出作为像素数据。像素数据随后经由视频数据链路传送到显示设备用于相对应的视频帧的显示。
[0005]视频数据链路包括ー个或多个通道，每个通道配置为在位时间间隔期间传送位像素数据。每个通道包括物理信号路径，诸如电气差分信号路径。GPU、物理信号路径以及显示设备中的制造偏差可能影响经由视频数据链路传送的像素数据的信号完整性。GPU和显示设备电子产品中的瞬时温度和电压变化也可能影响视频数据链路上的数据的信号完整性。ー个位时间(bit time)常规地表示时间间隔如此小以致与视频数据链路相关联的不同元件中的正常制造偏差可能使像素数据的信号完整性显著劣化。信号劣化包括例如通道间偏移(lane to lane skew)和选择性频率衰减,其可能使信号眼图劣化或闭合。为了减轻这类信号劣化，与视频数据链路相关联的接ロ电路执行链路训练步骤以补偿偏移、频率衰减
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[0006]毎次激活视频数据链路时，在传送像素数据之前对视频数据链路实施链路训练步骤以确保用于像素数据的适当的信号完整性。在某些场景中，训练过程可能花费多于整个中贞时间(frame time),这导致诸如显示设备的暂时空白或闪烁的中断。在某些场景中，计算机系统可能需要在显示模式之间转换，这要求对视频数据链路的操作进行修改，导致可能潜在地扰乱显示设备上的帧的适当显示的新链路训练步骤。这类扰乱可能使显示设备闪烁或空白ー个或多个帧，从而使图像质量劣化。
[0007]如前述所示，本领域需要用于管理GPU和显示设备之间的像素数据传输的改进技术。
【发明内容】
[0008]本发明的一个实施例阐述了用于配置耦连到显示设备的数字视频链路的方法，包括读取显示设备内的能力寄存器(capabilities register)、基于能力寄存器内的数据确定显示设备在没有链路训练的情况下能够结合用于数字视频链路的当前配置进行操作、使能数字视频链路以及在经由数字链路传送至少一个空闲模式之后经由数字视频链路传送活动视频数据。
[0009]本发明的其他实施例包括但不限于包括指令的计算机可读存储介质，所述指令当由处理单元执行时使处理单元实施本文所描述的技术，以及包括配置为实施本文所描述的技术的处理单元的计算设备。
[0010]本发明的一个优势在于，给定的数字视频链路可以重新配置为在从高性能到低功率的各刷新模式中操作而不丢帧。该能力使GPU能动态地选择满足例如高性能或低功率等瞬时要求的刷新模式用于动态确定数目的帧。
【专利附图】
【附图说明】
[0011]因此，可以详细地理解本发明的上述特征，并且可以参考实施例得到对如上面所简要概括的本发明更具体的描述，其中一些实施例在附图中示出。然而，应当注意的是，附图仅示出了本发明的典型实施例，因此不应被认为是对其范围的限制，本发明可以具有其他等效的实施例。
[0012]图1是示出了配置为实现本发明的一个或多个方面的计算机系统的框图；
[0013]图2A示出了根据本发明的一个实施例的、耦连到包括自刷新能力的显示设备的并行处理子系统；
[0014]图2B示出了根据本发明的一个实施例的、实现嵌入式DisplayPort接口的通信路径;
[0015]图2C是根据本发明的一个实施例的、由GPU生成用于在通信路径上传输的数字视频信号的示意图；
[0016]图2D是根据本发明的一个实施例的、插入图2C的数字视频信号的水平空白期中的二级数据包的示意图；
[0017]图3A阐述了根据本发明的一个实施例的、用于使用无链路训练协议的冷启动的方法步骤的流程图；
[0018]图3B阐述了根据本发明的一个实施例的、用于将显示设备同步到主链路的方法步骤的流程图；以及
[0019]图4阐述了根据本发明的一个实施例的、用于使用无链路训练协议改变主链路配置的方法步骤的流程图。
【具体实施方式】
[0020]在下面的描述中，将阐述大量的具体细节以提供对本发明更透彻的理解。然而，本领域的技术人员应该清楚，本发明可以在没有一个或多个这些具体细节的情况下得以实践。在其他实例中，未描述公知特征以避免对本发明造成混淆。
[0021]系统概述
[0022]图1是示出了配置为实现本发明的一个或多个方面的计算机系统100的框图。计算机系统100包括经由可以包括存储器桥105的互连路径通信的中央处理单元(CPU) 102和系统存储器104。存储器桥105可以是例如北桥芯片，经由总线或其他通信路径106 (例如超传输(HyperTransport)链路)连接到I/O (输入/输出)桥107。I/O桥107，其可以是例如南桥芯片，从一个或多个用户输入设备108 (例如键盘、鼠标)接收用户输入并且经由路径106和存储器桥105将该输入转发到CPU102。并行处理子系统112经由总线或其它通信路径113 (例如PCI Express、加速图形端口或超传输链路)耦连到存储器桥105 ;在一个实施例中，并行处理子系统112是将像素传递到显示设备110 (例如常规的基于CRT或IXD的监视器)的图形子系统。图形驱动程序103可配置为针对并行处理子系统112在通信路径113之上发送图形基元以生成像素数据用于显示设备110上的显示。系统盘114也连接到I/O桥107。交换器116提供I/O桥107与诸如网络适配器118以及各种插卡120和121的其他部件之间的连接。其他部件(未明确示出)，包括USB或其他端口连接、CD驱动器、DVD驱动器、胶片录制设备及类似部件，也可以连接到I/O桥107。将图1中的各部件互连的通信路径可以使用任何适合的协议实现，诸如PCI (外围部件互连)、PC1-Express、AGP(加速图形端口)、超传输或者任何其他总线或点到点通信协议，并且如本领域已知的，不同设备间的连接可使用不同协议。
[0023]在一个实施例中，并行处理子系统112包含经优化用于图形和视频处理的电路，包括例如视频输出电路，并且构成图形处理单元(GPU)。在另一个实施例中，并行处理子系统112可以与一个或多个其他系统元件，诸如存储器桥105、CPU102以及I/O桥107，集成以形成片上系统(SoC)。
[0024]应该理解，本文所示系统是示例性的，并且变化和修改都是可能的。连接拓扑，包括桥的数目和布置、CPU102的数目以及并行处理子系统112的数目，可根据需要修改。例如，在一些实施例中，系统存储器104直接连接到CPU102而不是通过桥，并且其他设备经由存储器桥105和CPU102与系统存储器104通信。在其他替代性拓扑中，并行处理子系统112连接到I/O桥107或直接连接到CPU102，而不是连接到存储器桥105。而在其他实施例中，I/O桥107和存储器桥105可能被集成到单个芯片上。大型实施例可以包括两个或更多个CPU102以及两个或更多个并行处理系统112。本文所示的特定部件是可选的；例如，任何数目的插卡或外围设备都可能得到支持。在一些实施例中，交换器116被去掉，网络适配器118和插卡120、121直接连接到I/O桥107。
[0025]图2A示出了根据本发明的一个实施例的、耦连到包括自刷新能力的显示设备110的并行处理子系统112。如图所示，并行处理子系统112包括经由存储器总线接口耦连到图形存储器242的图形处理单元(GPU)240，所述存储器总线接口诸如是工业标准DDR3总线接口。图形存储器242包括一个或多个帧缓冲区244。并行处理子系统112配置为基于存储在帧缓冲区244中的像素数据生成视频信号并且经由通信路径280将视频信号传送到显示设备110。在通用术语中，并行处理子系统112充当视频信号的源设备(source device)，显示设备110充当视频信号的端设备(接收端设备、目标设备(sink device))。通信路径280可以是本领域公知的任何视频数据链路或接口，诸如嵌入式Display Port (eDP)接口。
[0026]GPU240可配置为经由通信路径113从CPU102接收图形基元，所述通信路径113诸如是PCIe总线。GPU240处理图形基元以产生像素数据帧用于显示设备110上的显示并且将像素数据帧存储在一个或多个帧缓冲区244中。在正常操作中，GPU240配置为从帧缓冲区244扫描输出像素数据以生成视频信号用于显示设备110上的显示。在一个实施例中，通信路径280包括工业标准DisplayPort (DP)。
[0027]在一个实施例中，显示设备110包括定时控制器(timing controller) (TCON)210、自刷新控制器(SRC)220、液晶显示器(LCD)设备216、背光202、ー个或多个列(column)驱动器212、ー个或多个行(row)驱动器214以及ー个或多个本地帧缓冲区224，其中M是实现在显示设备110中的本地帧缓冲区的总数目。背光202可以由GPU240控制。TC0N210生成视频定时信号用于经由列驱动器212和行驱动器214来驱动IXD设备216。列驱动器212、行驱动器214以及LCD设备216可以是本领域公知的任何常规的列驱动器、行驱动器以及IXD设备。还如图所示，TC0N210可以经由通信接ロ将像素数据传送到列驱动器212和行驱动器214，所述通信接ロ诸如迷你LVDS接ロ。在替代性实施例中，显示设备110不包括SRC220。例如，显示设备110的低成本配置可以排除SRC220以达到物品的较低总成本。
[0028]SRC220配置为基于存储在本地帧缓冲区224中的像素数据生成视频信号用于IXD设备216上的显示。在正常操作中，显示设备110基于通过通信路径280从并行处理子系统112所接收的视频信号来驱动IXD设备216。相比之下，当显示设备110操作在面板(panel)自刷新模式中时，显示设备110基于从SRC220所接收的视频信号来驱动LCD设备216。
[0029]GPU240可配置为管理显示设备110进入和退出面板自刷新模式的转换。在某些场景中，计算机系统100的总功耗可以通过在由显示设备110所显示的图像中的图形不活动期期间将显示设备110在面板自刷新模式中进行操作来降低。在一个实施例中，为了使显示设备Iio进入面板自刷新模式，GPU240可使用带内信令(in-band signaling)方法对显示设备110传送消息，诸如通过将消息嵌入通过通信路径280传送的数字视频信号中。在替代性实施例中，GPU240可使用边带信令(side-band signaling)方法传送消息,诸如通过使用辅助通信信道传送消息。下文结合图2B-2D描述了用于信号通知显示设备110以进入或退出面板自刷新模式的各种信令方法。
[0030]在接收到进入自刷新模式的消息之后，显示设备110将通过通信路径280所接收的像素数据帧高速缓存在本地帧缓冲区224中。显示设备110基于存储在本地帧缓冲区224中的像素数据从由GPU240生成的视频信号到由SRC220生成的视频信号转换用于驱动IXD设备216的控制。虽然显示设备110处于面板自刷新模式中，但是SRC220为ー个或多个连续的视频帧不断地生成表示存储在本地帧缓冲区224中的经高速缓存的像素数据的重复的视频信号。
[0031 ] 为了使显示设备110退出面板自刷新模式，GPU240可使用与上文所述的关于使显示设备110进入面板自刷新模式的方法类似的方法对显示设备110传送类似的消息。在接收到退出面板自刷新模式的消息之后，显示设备110可配置为与由GPU240生成的视频信号同步。
[0032] 实现自刷新能力所要求的存储的数量可以取决于用来不断地刷新显示设备110上的图像的未经压缩的视频帧的大小。在一个实施例中，显示设备110包括经调整大小以容纳未经压缩的像素数据帧用于IXD设备216上的显示的单个本地帧缓冲区224 (O)。帧缓冲区224 (0)的大小可以基于存储未经压缩的像素数据帧用于IXD设备216上的显示所要求的最小数目的字节，计算为LCD设备216的本机分辨率的顔色深度乘以高度乘以宽度的結果。例如，帧缓冲区224 (0)可经调整大小用于配置有WUXGA分辨率(1920x1200像素)和24位/像素(bpp)的顔色深度的IXD设备216。在这种情况下，可用于自刷新像素数据高速缓存的本地帧缓冲区224 (0)中的存储的数量应是至少6750kB的可寻址存储器(1920*1200*24bpp ;其中I千字节等于1024或210字节)。[0033]显示设备110可能能够显示3D视频数据，诸如立体视频数据。立体视频数据包括用于3D视频的每一帧的未经压缩的像素数据的左视图和右视图。每个视图与接近同时采集的同一场景的不同照相机位置相对应。一些显示设备能够同时显示三个或更多个视图，诸如在一些类型的自动立体显示器中。
[0034]在一个实施例中，显示设备110可以包括与立体视频数据有关的自刷新能力。每个立体视频数据帧包括两个未经压缩的像素数据帧用于IXD设备216上的显示。未经压缩的像素数据帧中的每一个可以包括以IXD设备216的全分辨率和颜色深度的像素数据。在这类实施例中，本地帧缓冲区224 (O)可经调整大小以保存一个立体视频数据帧。例如，为了存储以WUXGA分辨率和24bpp颜色深度的未经压缩的立体视频数据，本地帧缓冲区224
(O)的大小应是至少13500kB的可寻址存储器(2*1920*1200*24bpp)。可替代地，本地帧缓冲区224可以包括两个帧缓冲区224 (O)和224 (I )，其每一个调整大小为存储未经压缩的像素数据的单个视图用于IXD设备216上的显示。
[0035]在一个实施例中，显示设备110可以包括抖动(dithering)能力。抖动允许显示设备110显示比IXD设备216的硬件能够显示的颜色更多的感知的颜色。时间抖动(temporaldithering)使像素的颜色在IXD设备216的可用调色板中的两种近似颜色之间快速地交替，使得像素被感知为不包括在LCD设备216的可用调色板中的不同的颜色。例如，通过使像素在白色和黑色之间快速地交替，观察者可以感知到灰色。在正常操作状态中，GPU240可配置为使相继的视频帧中的像素数据交替，使得由显示设备110所显示的图像中的感知的颜色超出IXD设备216的可用调色板。在自刷新模式中，显示设备110可配置为将两个相继的像素数据帧高速缓存在本地帧缓冲区224中。然后，SRC220可配置为以交替的方式从本地帧缓冲区224扫描输出两个像素数据帧以生成视频信号用于IXD设备216上的显示。
[0036]图2B示出了根据本发明的一个实施例的、实现嵌入式DisplayPort接口的通信路径280。嵌入式DisplayPort (eDP)是用于内部显示设备的标准数字视频接口，所述内部显示设备诸如台式计算机中的内部IXD设备。通信路径280包括主链路270，其包括例如1、2或4个差分对(通道)用于高带宽数据传输。通信路径280也包括热插拔检测信号(HPD)以及单个差分对辅助信道(Aux) 290。
[0037]主链路270是从GPU240到显示设备110的单向通信信道。GPU240可配置为经由主链路270的一、二或四个通道来传送从存储在帧缓冲区224中的像素数据282所生成的视频信号。在替代性实施例中，可以实现任意数目的通道。GPU240内的链路驱动程序272配置为生成与主链路270的通道相对应的一个或多个高速差分信号。链路驱动程序272接收并行数据路径内所格式化的像素数据282并且将像素数据串行化用作串行视频信号通过主链路270内的一个或多个通道传输。链路驱动程序272也配置为经由主链路270执行生成符合可靠数据传输的链路驱动程序参数的链路训练步骤。链路驱动程序参数包括用来调谐链路驱动程序272的实现方案相关值集。可以实现任何技术上可行的链路驱动程序参数集而不脱离本发明的范围。一旦成功地完成主链路270上的链路训练，则产生的链路驱动程序参数存储在驱动程序参数寄存器274内。示例性链路驱动程序参数可包括指示链路驱动程序参数是否有效的链路驱动程序参数状态标记、链路驱动器强度、链路驱动程序预加重强度以及主链路270的通道之间的通道间偏移。
[0038]显示设备110内的链路接收器276配置为从主链路270接收串行视频信号以及将串行视频信号解序列化成格式化在并行数据路径内的像素数据284。链路接收器276也配置为经由主链路270执行链路训练步骤以生成符合可靠串行视频信号接收的链路接收器參数。链路接收器參数包括可用来调谐链路接收器276的实现方案相关值集。一旦成功地完成主链路270上的链路训练，则产生的链路接收器參数存储在接收器參数寄存器278内。示例性链路接收器參数可以包括指示接收器參数是否有效的链路接收器參数状态标记、链路接收器均衡因子以及主链路270的通道之间的通道间偏移。链路接收器276的一个关键功能是时钟和数据恢复(⑶R)。时钟恢复涉及调谐内部时钟以匹配到达主链路270的ー个或多个通道上的数据位的频率和相位。本领域的技术人员将理解的是，可以从数据模式恢复时钟频率和相位信息，以及诸如众所周知的8b/10b编码制度(regime)的编码制度提供足够的数据位转换密度以高效地从串行数据流恢复数据块。诸如数据扰频器制度的其他编码制度也可以提供足够的转换密度以使能高效的数据始终恢复。在一个实施例中，周期性地，诸如在新帧开始时，重置扰频器电路以提供简单并且一致的扰频器操作点。数据恢复涉及基于所恢复的时钟对从主链路270到达的数据位进行采样。数据恢复也包括针对主链路270的ー个或多个通道中的每ー个估计独立的采样相位。每个独立的采样相位可以名义上在链路训练期间确定并且动态地在正常操作期间经估计以跟踪短期时钟变化。本领域的技术人员将认识到的是，链路驱动程序272和链路接收器276选择性地实现串行器/解串器(SerDes)功能用于主链路270上的像素数据282的串行化的传输。串行化的数据被解串行化并且重新构建为链路接收器276内的像素数据284。在正常操作期间，利用经适当训练的链路，像素数据284与像素数据282实质上是同样的。
[0039]链路训练可以包括但不限于为链路驱动程序预加重、链路接收器均衡以及信号间偏移确定參数。确定參数典型地涉及经由主链路270将ー系列公知的数据模式从GPU240传送到显示设备110，同时调节不同參数以找到实质上最佳的參数总组合。
[0040]一旦链路训练完成，GPU240可经由主链路270将空闲数据模式传送到显示设备110。空闲数据模式对于为了维持CDR准备就绪而维持链路接收器276内的频率和相位锁是有用的。空闲数据模式包括具体符号，所述符号不需要传达像素数据282但提供使链路接收器276能够提供CDR准备就绪的转换。数据模式定义为将像素数据282传达到链路接收器276。当主链路270处于经训练的状态中并且链路接收器276⑶R功能被锁定并且准备就绪吋，GPU240可传送将像素数据282传达到链路接收器276的数据模式。链路接收器276将数据模式重新构建成像素数据284，其可以用来指定视频帧用于显示设备110上的显示。链路驱动程序272将像素数据282串行化用于主链路270上的传输。链路接收器276将来自主链路270的数据解串行化以生成像素数据284，其与像素数据282实质上是同样的。像素数据284可以用来组成帧用于显示设备110上的显示。
[0041]本领域的技术人员将理解的是，可以实现不同的链路训练技术而不脱离本发明的范围和精神，并且通信路径280可以包括结合传送GPU240和显示设备110之间的视频信号实现链路训练的任何视频接ロ。因此，本发明的范围不限于嵌入式DisplayPort视频接ロ。
[0042]在一个实施例中，热插拔检测信号(HPD)对GPU240指示显示设备100已经插入GPU240或从GPU240拔出。为了指示热插拔事件,显示设备110驱动HPD活动以指示显示设备已经连接到通信路径280。在显示设备110连接到通信路径280之后，显示设备110可以通过迅速地将HPD信号脉冲调制低例如0.5和I毫秒的持续时间来发中断请求信号。[0043]在一个实施例中，辅助信道290实现用于传送从GPU240到显示设备110的命令和控制信号的低带宽、双向半双工数据通信信道。辅助信道290也可以用于传送从显示设备110到GPU240的数据。在一个实施例中，可以在辅助信道上传播指示显示设备110应进入或退出诸如面板自刷新模式的不同操作模式的消息。GPU240可配置为辅助信道290上的主设备，显示设备110可配置为从设备。
[0044]辅助信道290可以由GPU240用来访问显示设备110内的显示端口控制和数据(DP⑶)寄存器。这些寄存器包括控制寄存器空间，并且在各功能之间，使显示设备110能够对GPU240通告能力以及使GPU240能够控制显示设备110。在一个实施例中，辅助信道290用来访问包括无链路训练(NLT)能力寄存器294的配置寄存器218以及位于用于DP⑶寄存器的地址空间内的NLT转换寄存器296。在一个实施例中，配置寄存器218包括至少一个非易失性存储元件。在另一个实施例中，配置寄存器218包括至少一个易失性存储元件。在又一个实施例中，配置寄存器218包括至少一个只读存储元件。NLT能力寄存器294包括下文表I定义的位字段(field)。位于DPCD地址空间的地址0x0330的位位置(bit position)零的只读NLT能力标记指示显示设备110是否能够进行NLT操作。位于DP⑶地址空间的地址0x0330的位位置一的只读多(Multi)NLT能力标记指示显示设备110是否能够存储先前的链路配置，包括用于显示设备110的操作历史中所成功训练的每个唯一链路配置的唯一链路训练参数集。如果该位设定为真(“ I ”)并且GPU240先前已成功地将主链路270训练或配置为具体配置，那么GPU240可以实施NLT转换到具体配置。如果该位设定为假(“0”)，那么GPU可以不实施NLT转换，并且反而必须经由链路训练步骤转到新配置。
[0045]GPU240可以基于NLT能力标记、多NLT能力标记以及下文表2所描述的NLT起始标记来初始化链路配置改变。最大图像保留时间指定为地址范围0x0331-0x0333内的二十四位整数。最大图像保留时间指定TC0N210将允许正显示的图像保留而不将缺乏刷新解释为链路故障以及进入安全模式超时的最大时间量(微秒XGPU240可以使用该保留时间规范以一般通过在保留时间规范的界限内放慢帧刷新活动性来将功率减小在低功率模式中。放慢刷新具有降低瞬时功耗的净效应(net effect)。
[0046]表1:NLT能力寄存器
[0047]
【权利要求】
1.一种用于配置耦连到端设备的数字视频链路的方法，所述方法包括: 读取所述端设备内的能力寄存器； 基于所述能力寄存器内的数据，确定所述端设备能够在没有链路训练的情况下结合用于所述数字视频链路的当前配置进行操作； 使能所述数字视频链路； 经由所述数字视频链路传送至少一个空闲模式；以及 在传送至少一个空闲模式之后，经由所述数字视频链路传送活动视频数据。
2.根据权利要求1所述的方法，其中所述能力寄存器布置在与所述端设备相关联的寄存器空间内，并且其中所述寄存器空间经由源到端控制通信信道来访问。
3.根据权利要求2所述的方法，其中所述使能所述数字视频链路的步骤包括在所述寄存器空间内写入配置寄存器以指示重新连接不应包括链路训练。
4.根据权利要求2所述的方法，进一步包括读取步骤，该步骤读取布置在所述寄存器空间内的配置寄存器，以针对无链路训练重新配置确定一个或多个经指定的配置是否由所述端设备所支持。
5.根据权利要求4所述的方法，其中驻留在与所述端设备相关联的本地存储器中的链路训练参数的集合与所述经指定的配置相关联而用于在所述经指定的配置中操作所述数字视频链路。
6.根据权利要求2所述的方法，其中所述活动视频数据包括经编码的像素数据和时钟信息，并且其中所述数字视频链路包括至少一个串行通道，所述串行通道经配置用于将所述经编码的像素数据和所述时钟信息传送到所述端设备。
7.根据权利要求6所述的方法，其中耦连到所述至少一个串行通道的链路驱动程序和链路接收器配置为确定用于经由所述至少一个串行通道可靠地传送所述像素数据的参数。
8.根据权利要求7所述的方法，其中表示内部链路特性的链路训练参数的集合至少包括均衡参数和驱动器强度参数，并且其中所述链路训练参数的集合驻留在与所述端设备相关联的本地存储器中，并且其中当没有链路训练被要求进入所选择的配置时使用所述链路训练参数。
9.根据权利要求8所述的方法，其中如果当所述数字视频链路被要求进入所述所选择的配置时与所述端设备相关联的所述本地存储器不存储所述所选择的配置，则要求链路训练。
10.根据权利要求8所述的方法，其中与所述端设备相关联的所述本地存储器包括经配置用于至少一个预定的硬件配置的只读存储。
11.根据权利要求8所述的方法，其中所述端设备配置为确定与所述所选择的配置相对应的所述链路参数的集合是否可从与所述端设备相关联的本地存储器获取，并且其中所述端设备基于所述链路训练参数的集合的可获取性确定所述所选择的配置是否要求链路训练。
12.根据权利要求7所述的方法，进一步包括以下步骤: 将真值写到所述寄存器空间内的起始标记； 禁用所述数字视频链路；以及 将所述数字视频链路重新配置 到先前可操作的配置。
13.根据权利要求8所述的方法，进ー步包括在首次经由所述经重新配置的数字视频链路传送至少ー个空闲模式之后经由所述经重新配置的数字视频链路传送活动视频数据的步骤。
14.根据权利要求6所述的方法，其中所述活动视频数据进一歩包括至少ー个链路比对包，所述链路比对包配置为使能所述端设备以检测所述活动视频数据内的结构数据的起始。
15.根据权利要求14所述的方法，其中所述至少一个链路比对包包括扰频器重置包，并且所述结构数据包括至少ー个视频数据帧。
16.根据权利要求8所述的方法，进ー步包括以下步骤:等待指示所述数字视频链路已被重新同步的同步状态标记，从而使能从传送所述至少ー个空闲模式到传送活动视频用于显示的转换。
17.根据权利要求1所述的方法，其中所述端设备包括配置为基于所述活动视频数据生成一个或多个视觉数据帧的显示设备。
18.—种包括指令的计算机可读存储介质，所述指令当由处理单元所执行时使所述处理单元通过实施以下步骤来配置耦连到显示设备的数字视频链路: 读取所述端设备内的能力寄存器； 基于所述能力寄存器内的数据，确定所述端设备能够在没有链路训练的情况下结合用于所述数字视频链路的当前配置进行操作； 使能所述数字视频链路； 经由所述数字视频链路传送至少ー个空闲模式；以及 在传送至少ー个空闲模式之后，经由所述数字视频链路传送活动视频数据。
19.根据权利要求18所述的计算机可读存储介质，其中所述能力寄存器布置在与所述端设备相关联的寄存器空间内，并且其中所述寄存器空间经由源到端控制通信信道来访问。
20.根据权利要求19所述的计算机可读存储介质，其中所述使能所述数字视频链路的步骤包括在所述寄存器空间内写入配置寄存器以指示重新连接不应包括链路训练。
21.根据权利要求19所述的计算机可读存储介质，进一歩包括读取步骤，该步骤读取布置在所述寄存器空间内的配置寄存器以针对无链路训练重新配置确定ー个或多个经指定的配置是否由所述端设备所支持。
22.根据权利要求21所述的计算机可读存储介质，其中驻留在与所述端设备相关联的本地存储器中的链路训练參数的集合与所述经指定的配置相关联而用于在所述经指定的配置中操作所述数字视频链路。
23.根据权利要求19所述的计算机可读存储介质，其中所述活动视频数据包括经编码的像素数据和时钟信息，并且其中所述数字视频链路包括至少ー个串行通道，所述串行通道经配置用于将所述经编码的像素数据和所述时钟信息传送到所述端设备。
24.根据权利要求23所述的计算机可读存储介质，其中耦连到所述至少一个串行通道的链路接收器和链路驱动程序配置为确定用于经由所述至少一个串行通道可靠地传送所述像素数据的參数。
25.根据权利要求24所述的计算机可读存储介质，其中表示内部链路特性的链路训练參数的集合至少包括均衡參数和驱动器强度參数，并且其中所述链路训练參数的集合驻留在与所述端设备相关联的本地存储器中，并且其中当没有链路训练被要求进入所选择的配置时使用所述链路训练參数。
26.根据权利要求25所述的计算机可读存储介质，其中如果当所述数字视频链路被要求进入所述所选择的配置时与所述端设备相关联的所述本地存储器不存储所述所选择的配置，则要求链路训练。
27.根据权利要求25所述的计算机可读存储介质，其中与所述端设备相关联的所述本地存储器包括经配置用于至少一个预定的硬件配置的只读存储。
28.根据权利要求25所述的计算机可读存储介质，其中所述端设备配置为确定与所述所选择的配置相对应的所述链路训练參数的集合是否可从与所述端设备相关联的本地存储器获取，并且其中所述端设备基于所述链路训练參数的集合的可获取性指示所述所选择的配置是否要求链路训练。
29.根据权利要求24所述的计算机可读存储介质，进一歩包括以下步骤: 将真值写到所述寄存器空间内的起始标记； 禁用所述数字视频链路；以及 将所述数字视频链路重新配置到先前可操作的配置。
30.根据权利要求25所述的计算机可读存储介质，进一歩包括在首次经由所述经重新配置的数字视频链路传送至少ー个空闲模式之后经由所述经重新配置的数字视频链路传送活动视频数据的步骤。
31.根据权 利要求23所述的计算机可读存储介质，其中所述活动视频数据进一歩包括至少ー个链路比对包，所述链路比对包配置为使能所述端设备以检测所述活动视频数据内的结构数据的起始。
32.根据权利要求31所述的计算机可读存储介质，其中所述至少一个链路比对包包括扰频器重置包，并且所述结构数据包括至少ー个视频数据帧。
33.根据权利要求25所述的计算机可读存储介质，进一歩包括以下步骤:等待指示所述数字视频链路已被重新同步的同步状态标记，从而使能从传送所述至少一个空闲模式到传送活动视频用于显示的转换。
34.根据权利要求18所述的计算机可读存储介质，其中所述端设备包括配置为基于所述活动视频数据生成一个或多个视觉数据帧的显示设备。
35.ー种计算设备，包括: 非易失性參数存储器； 处理单元，其耦连到所述非易失性參数存储器并配置为: 读取布置在与显示设备相关联的寄存器空间内的能力寄存器； 基于所述能力寄存器内的数据，确定所述端设备能够在没有链路训练的情况下结合用于所述数字视频链路的当前配置进行操作； 使能所述数字视频链路； 经由所述数字视频链路传送至少ー个空闲模式；以及 在传送至少ー个空闲模式之后，经由所述数字视频链路传送活动视频数据。
36.根据权利要求35所述的计算设备，其中所述处理単元进ー步配置为:将真值写到所述寄存器空间内的起始标记； 禁用所述数字视频链路； 将所述数字视频链路重新配置到先前可操作的配置；以及 在经由所述经重新配置的数字视频链路传送至少一个空闲模式之后经由所述经重新配置的数字视频链路传送活动视频数据。
【文档编号】H04N7/12GK103597818SQ201280028653
【公开日】2014年2月19日 申请日期:2012年6月8日 优先权日:2011年6月10日
【发明者】戴维·怀亚特, 陈良皓, 大卫·马修·斯蒂尔斯 申请人:辉达公司