同步处理装置、同步处理方法和程序的制作方法

专利名称：同步处理装置、同步处理方法和程序的制作方法
技术领域：
本发明涉及一种同步处理装置、同步处理方法和程序，更具体地，涉及能够高精度地执行频率同步判定的同步处理装置、同步处理方法和程序。
背景技术：
已知使用从发送器发送的同步分组(包括关于发送侧的时间信息)与发送器进行时间同步的接收装置(见 JP-A-2004-304809 和 JP-A-2010-232845)。图1示出了现有技术中与发送器进行时间同步的接收装置的配置示例。图1中接收装置对应于整个配置内有关同步处理的部分的配置，其可称为同步处理设备的配置。图 1中的接收装置包括NIC (网络接口卡)1、同步分组处理单元2、频率误差检测单元3、时钟生成单元4、计数器5、计时(timepiece)单元6、同步信号生成单元7、以及频率同步判定单元8。NICl连接到作为非同步网络的LAN (局域网)，接收去往接收装置的分组、并向下一级输出分组。在NICl从发送器接收同步分组的情况中，NICl向同步分组处理单元2输出所接收的同步分组。同步分组包括有关发送器输出同步分组的时间(发送时间)的发送时间信息。同步分组处理单元2包括同步分组接收单元11、接收时间记录单元12、发送时间记录单元13、和抖动(jitter)量计算单元14。同步分组接收单元11获取(接收)从NICl提供的同步分组，并将该分组输出到接收时间记录单元12和发送时间记录单元13。接收时间记录单元板12记录计数器5在同步分组接收单元11中接收到同步分组的时间点的计数值作为接收时间。发送时间记录单元13提取和记录在从同步分组接收单元11提供的同步分组中包含的发送时间。接收时间记录单元12记录(存储)该接收时间记录单元12接收到两个直接相邻的同步分组的接收时间，并且发送时间记录单元13记录(存储)两个直接相邻的同步分组的发送时间。抖动量计算单元14基于记录在接收时间记录单元12和发送时间记录单元13中的相邻的两个同步分组的接收时间和发送时间计算抖动量。即，抖动量计算单元14计算相邻的两个同步分组的接收时间之间的第一差别与相邻的两个同步分组的发送时间之间的第二差别之间的差别作为抖动量。具体地，当有关特定同步分组的接收时间和发送时间分别是t (a)和s (a)，并且有关下一特定同步分组的接收时间和发送时间分别是t(b)和s(b)时，抖动量计算单元14根据以下表达式(I)计算抖动量。抖动量=(t(b)-t(a))-(s(b)_s(a))…(I)在表达式(I)中，括号中的“a”和“b”表示同步分组的样本号。这里，计算的抖动量对应于在不呈现同步分组在网络上的延迟时间的变化的影响的情况下、发送侧和接收侧上的时钟频率误差。此外，在呈现同步分组在网络上的延迟时间的变化的影响的情况下，抖动量对应于通过组合发送侧与接收侧上的时钟频率误差和延迟时间的变化的影响而获得的值。频率误差检测单元3包括滤波单元21、累加单元22、量化单元23、以及DAC和LPF单元24。抖动量计算单元14计算的抖动量被提供到滤波单元21。滤波单元21执行滤波处理，例如，使用去除所提供的抖动量的噪声的平滑滤波器。滤波单元21将出去了噪声之后的抖动量输出到累加单元22。累加单元22累加滤波单元21的输出，并将累加结果输出到量化单元23。累加单元22具有保持在抖动=0的时间点的控制电压的功能。量化单元23量化累加单元22的输出。DAC和LPF单元24对量化的值进行D/A转换，该量化的值是量化单元23的量化结果，并且DAC和LPF单元24执行低通滤波处理。DAC和LPF单元24的输出是用于执行校正频率误差的控制的VCO控制电压(信号)。时钟生成单元4基于来自频率误差检测单元3的VCO控制电压生成预定频率(时钟频率)的时钟CLK，并将结果输出到计数器5、计时单元6、同步信号生成单元7等。时钟生成单元4由压变晶体振荡器(诸如VCX0)构成。计数器5基于时钟生成单元4生成的时钟CLK对时钟值计数。计数器5的计数值被提供到同步分组处理单元2的接收时间记录单元12。计时单元6基于时钟生成单元4生成的时钟CLK对时钟值计数。在频率同步之后，在从发送时间记录单元13提供的发送时间重写计时单元6的计数值，并将计时单元6的计数值提供到同步信号生成单元7作为时间信息。同步信号生成 单元7基于从时钟生成单元4提供的时钟CLK生成同步信号，并将结果提供到接收装置的相应单元。来自计时单元6的时间信息被用于将接收侧和发送侧上的同步信号设置到同一相位。频率同步判定单元8判定是否基于从频率误差检测单元3输出的VCO控制电压建立了频率同步。在判定建立了频率同步的情况下，频率同步判定单元8允许计时单元6基于从发送时间记录单元13提供的同步分组的发送时间重写计数值。下面将简要说明使用图1中的接收装置的同步处理。首先，在同步分组处理单元2中，通过表达式(I)计算抖动量。此外，在频率误差检测单元3中，去除所计算的抖动量的噪声，然后生成用于校正频率误差的VCO控制电压，并将结果提供给时钟生成单元4。在时钟生成单元4中，基于VCO控制电压生成时钟CLK，并因此校正时钟频率的频率误差。具有校正的时钟频率的时钟CLK被提供给计数器5，并在通过接收时间记录单元12记录接收时间时变为计数值的基准。因此，通过接收时间记录单元12、抖动量计算单元14、频率误差检测单元3、时钟生成单元4和计数器5构成锁频环电路。频率同步判定单元8判定是否建立了频率同步。当上述锁频环控制执行了预定时间时，在判定建立了频率同步的情况下，频率同步判定单元8允许计时单元6基于从发送时间记录单元13提供的同步分组的发送时间重写计数值。在输出了重写许可的情况下，计时单元6开始计数值的重写，并将重写之后的计数值输出到同步信号生成单元7。

发明内容
在上述现有技术的接收装置中，通过用于控制时钟频率的VCO控制电压是否被处理为特定范围内的值来判定是否建立了频率同步。然而，由于VCO控制电压的变化包括网络上的同步分组的到达延迟时间的变化，所以难以高精度地执行判定。因此，期望提供一种能够高精度地执行频率同步的判定的技术。本公开的一实施例指向于一种同步处理装置，包括:抖动量计算单元，基于包含时间信息的同步分组计算抖动量；以及频率同步判定单元，计算所述抖动量的累加值，并根据所述累加值判定是否呈现频率同步。本公开的另一实施例指向于一种同步处理方法，包括:基于包含时间信息的同步分组计算抖动量；计算所计算的抖动量的累加值；以及根据所述抖动量的累加值判定是否呈现频率同步。本公开的再一实施例指向于一种程序，使得计算机工作为:抖动量计算单元，基于包含时间信息的同步分组计算抖动量；以及频率同步判定单元，计算从所述抖动量计算单元计算的抖动量的累加值，并根据所计算的抖动量的累加值判定是否呈现频率同步。根据本公开的上述实施例，基于包含时间信息的同步分组计算抖动量，计算所计算的抖动量的累加值，并根据所计算的抖动量的累加值判定是否呈现频率同步。 所述处理装置可以是独立的装置，或者可以是形成单个装置的内部模块。根据本公开的上述实施例，可以高精度地执行频率同步的判定。


图1是示出现有技 术中接收装置的配置的框图；图2是示出应用本公开的接收装置的第一实施例的配置示例的框图；图3是示出抖动累加值与到达延迟时间之间的关系的图；图4是示出抖动累加值与到达延迟时间之间的关系的图；图5是示出根据第一实施例的频率同步控制的操作示例的图；图6是示出根据第一实施例的频率同步控制处理的流程图；图7是示出根据第一实施例的频率同步判定处理的图；图8是示出在符合IEEE1588PTP的情况下，同步分组处理单元的框图；图9是示出应用本公开的接收装置的第二实施例的配置示例的框图；图10是示出应用本公开的接收装置的第三实施例的配置示例的框图；图11是示出应用本公开的接收装置的第四实施例的配置示例的框图；图12是示出根据第四实施例的VCO控制电压的示例的图；图13是示出根据第四实施例的频率同步控制处理的流程图；以及图14是示出应用本公开的计算机的实施例的配置示例的框图。
具体实施例方式下面，将描述用于执行本公开的模式(下面称为实施例)。以以下顺序进行说明:1.接收装置的第一实施例2.接收装置的第二实施例
3.接收装置的第三实施例4.接收装置的第四实施例〈1.第一实施例>[示出接收装置的配置的框图]图2是示出接收装置的第一实施例的框图。以与图1类似的方式，图2中的接收装置100示出了整个配置内与同步处理有关的部分的配置。在图2中，与图1中的组件一致的组件被给予相同的附图标记，并且将适当地省略对它们的重复说明。图2中的接收装置100包括NICl、同步分组处理单元2、频率误差检测单元111、频率同步判定单元112、时钟生成单元4、计数器5、计时单元6、和同步信号生成单元7。S卩，图2中的接收装置100与图1中的接收装置的不同之处在于安装频率误差检测单元111来取代图1中的接收装置的频率误差检测单元3，以及安装频率同步判定单元112来取代图1中的频率同步判定单元8。频率误差检测单元111包括抖动累加单元121、比较单元122、增益调节单元123、控制值生成单元124、以及DAC和LPF125。频率同步判定单元112包括抖动累加单元121、比较单元122、时间计算单元131、以及频率误差计算单元132。因此，在频率误差检测单元111和频率同步判定单元112中共用抖动累加单元121和比较单元122。抖动累加单元121累加从抖动量计算单元14顺序提供的抖动量，并将作为累加结果的抖动累计值输出到比较单元122。比较单元122将来自抖动累加单元121的抖动累加值与上限阈值DH(下文称为上限值DH)和下限阈值DL (下文称为下限值DL)进行比较，以判定抖动累加值是否达到上限值DH或下限值DL中的任一个。这里，抖动累加值达到上限值DH或下限值DL中的任一个的表达是指抖动累加值等于或超出上限值DH或下限值DL。上限值DH和下限值DL被在比较单元122中预先设定。在抖动累加值达到上限值DH的情况下，比较单元122向增益调节单元123和时间计算单元131输出对应于上限值DH的控制值，并且在抖动累加值达到下限值DL的情况下，比较单元122向增益调节单元123和时间计算单元131输出对应于下限值DL的控制值。控制值是用于校正频率误差的校正值，其中对应于上限值DH的控制值和对应于下限值DL的控制值具有不同的正负号。例如，如果对应于上限值DH的控制值是“-1”，则对应于下限值DL的控制值是“+I”。增益调节单元123执行增益调节，其是向作为比较单元122的输出的控制值分配预定增益的处理。在期望通过一次达到上限值DH或下限值DL就很大地改变VCO控制电压的情况下，将增益设定地较大，而在期望轻微改变VCO控制电压的情况下，将增益设定得较小。可通过用户输入将增益调节单元123的增益值设定为期望值。控制电压生成单元124累加作为增益调节单元123的输出的经增益调节之后的控制值，以生成用于校正频率误差的VCO控制电压，并将结果输出到DAC和LPF125。DAC和LPF12 5将来自控制电压生成单元124的数字VCO控制电压转换(D/A转换)为模拟信号，并进一步对输出执行低通滤波处理。
在抖动累加值未达到上限值DH或下限值DL中的任一个的情况下，换言之，在抖动累加值是上限值DH和下限值DL之间的值的情况下，不从比较单元122向增益调节单元123输出任何信号。因此，在抖动累加值未达到上限值DH或下限值DL中的任一个的情况下，向时钟生成单元4连续地输出与紧挨之前的VCO控制电压相同的VCO控制电压，增益调节单元123或DAC和LPF125的操作不改变。接着，将说明频率同步判定单元112。这里，将适当地省略关于抖动累加单元121和比较单元122的重复说明。形成频率同步判定单元112的抖动累加单元121计算抖动累加值并将结果输出到比较单元122，并且还计算抖动宽度J (=最大值-最小值)。例如，抖动累加单元121存储从抖动量计算单元14通过预定数目的彼此直接相邻的样本而顺序提供的抖动量，并使用这些样本的最大值和最小值来计算抖动宽度J。将计算的抖动宽度J提供到频率误差计算单元132。已经说明了在比较单元122中预先设定上限值DH和下限值DL的情况，但也可以向比较单元122提供通过抖动累加单元121计算的抖动宽度J，并且比较单元122可以基于抖动宽度J的计算结果设定上限值DH和下限值DL。时间计算单元131获取从比较单元122提供的对应于上限值DH或下限值DL的控制值作为到达信号，该到达信号指示抖动累加值达到上限值DH或下限值DL中的任一阈值。时间计算单元131计算从比较单元122提供到达信号的时间和提供紧挨在前的到达信号的时间至到达信号从上限值DH和下限值DL中的一个阈值达到另一阈值的时间的到达时间At。时间计算单元131具有存储器，向该存储器存储提供紧挨在前的到达信号的时间。将所计算的到达时间At提供到频率误差计算单元132。在比较单元122中设定的上限值DH与下限值DL之间的间距被预先设定，并存储在频率误差计算单元132中。频率误差计算单元132使用从抖动累加单元121提供的抖动宽度J、从时间计算单 元131提供的到达时间A t、以及上限值DH与下限值DL之间的间隔(时间)计算频率误差。此外，频率误差计算单元132基于所计算的频率误差判定是否建立了频率同步。具体地，频率误差计算单元132在所计算的频率误差在预定阈值FTHl内的情况下判定建立了频率同步。此外，在判定建立了频率同步的情况下，频率误差计算单元132向计时单元6输出同步判定信号。在从频率误差计算单元132提供同步判定信号的情况下，计时单元6基于来自发送时间记录单元13的同步分组的发送时间开始重写计数值，并将重写后的计数值输出到同步信号生成单元7。下面将进一步说明频率误差检测单元111的处理。[抖动累加值与到达延迟时间之间的关系]在图2的接收装置100中，在频率误差检测单元111中，计算抖动累加值，然后检测所计算的抖动累加值是否达到上限值DH或下限值DL中的任一个。这里，参照图3和4，将说明抖动累加值与在网络上产生的到达延迟时间(下文称为到达延迟时间)之间的关系。到达延迟时间依赖于LAN缆线、网络的配置(诸如交换机)、以及同步分组的大小，但下文为了描述的简单假设由于交换机而产生到达延迟时间。将参照图3说明同步分组的到达延迟时间A (I)、A (2)…。这里，()中的数字表示同步分组的样本号。在配置为使得从交换机的同一输出端口发送同步分组和诸如视频信号分组的不同分组的网络中，在同步分组的发送与另一分组的发送不重叠的情况下立即执行同步分组的发送。然而，在同步分组的发送与另一分组的发送重叠的情况下，推迟同步分组的发送。输出待命(standby)时间依赖于不同分组的发送所必须的时间，其不是固定的。因此，在接收侧除恒定通路延迟之外还观察到以下表达式(2)表达的延迟变化。t (I) -S (I) = A(I) + 偏移(I)t (2) -S (2) = A (2) + 偏移(2) t (3)-S (3) = A (3) + 偏移(3)t (4) -S (4) = A (4) + 偏移(4)...
…(2)发送侧和接收侧上的计时在计数值(=时间)上彼此不同，并且行进速率(=每秒的长度)、偏移(I)、偏移(2)、偏移(3)、偏移(4)等采用不同的值。然而，如果在特定条件下满足偏移(I) ^偏移(2) ^偏移(3) ^偏移(4)等等，则在接收侧观察到以下表达式(3)表达的抖动量。例如，特定条件包括在时间同步之前获得时钟频率的频率锁定的条件，或者以短时间间隔生成同步分组以达到每个样本的偏移差足够小的程度。t (2) _s (2) _ (t (I) _s (I)) = A (2) _ A (I)
t (3) _s (3) - (t (2) _s (2)) = A (3)_ A (2)t (4) -s (4) - (t (3) -s (3)) = A (4) - A (3)...
...(3)如果以上表达式(3)表达的抖动量被累加和求和，则获得以下表达式(4)。{t (2) -s (2) - (t (I) -s (I))} + {t (3) _s (3) - (t (2) _s (2))}= { A (2) - A (I)} + { A (3) - A (2)}=A (3)-A (I){t (2) -s (2) - (t (I) -s (I))} + {t (3) _s (3) - (t (2) _s (2))}+{t(4)-s(4)-(t(3)-s(3))}={ A (2)-A (l)} + { A (3) - A (2)} + { A (4) - A (3)}=A (4)-A (I)...
…(4)如从表达式(4)所明显的，由于抖动量的累加和相加，如以下的表达式(5)所表达的，获得被△ (I)移动的每个样本的到达延迟时间的变化。[ (t(i)—s(i) — (t(i—1)—s(i—1))}
i =2= A(n) -A(1)* * (5)图4示出了在发送侧和接收侧上的计时的偏移为0的情况下，抖动量、抖动累加值和到达延迟时间的测量示例。
对于同步分组的每个样本，能够在接收侧上测量的抖动量围绕A=O微秒变化。通过累加抖动量而获得的抖动累加值取最小值B，并且与取最小值C的到达延迟时间以同样的方式变化。在此示例中，因为B约为-5微秒，C约为+4毫秒，所以通过在整个样本中将抖动累加值校正(偏移)+9微秒而获得的值变为用于每个样本的到达延迟时间。如参照图1所描述的，在呈现网络上的同步分组的到达延迟时间变化的影响的情况下，抖动量计算单元14所计算的抖动量对应于发送侧和接收侧上的时钟频率误差以及到达延迟时间变化的影响的组合。换言之，通过抖动量的累加而获得的抖动累加值被划分为对应于发送侧和接收侧上的时钟频率误差的累加的部分、以及对应于到达延迟时间的累加的部分。此外，对应于到达延迟时间的累加的部分具有保持为某一范围内的值的特性，如根据图4所理解的。因此，即使设定了与对应于到达延迟时间的累加的部分所保持的范围相对应的上限值DH和下限值DL，如果抖动累加值超出上限值DH或下限值DL的情况发生，其也基于对应于发送侧和接收侧上的时钟频率误差的累加的部分。如上所述，在发送侧和接收侧上呈现时钟频率误差的情况中，发生抖动累加单元121计算的抖动累加值超出上限值DH与下限值DL之间的范围的情况。另一方面，在发送侧和接收侧上不呈现时钟频率误差的情况中，不发生抖动累加单元121计算的抖动累加值超出上限值DH与下限值DL之间的范围。换言之，在发送侧和接收侧上不呈现时钟频率误差的情况中，发送侧和接收侧上的计时的偏移达到偏移(I) =偏移(2) =偏移(3) =偏移⑷等等的状态。然而，在发送侧和接收侧上呈现时钟频率误差的情况下，偏移(I)〈偏移(2)〈偏移
(3)〈偏移⑷等等的状态，或者，偏移⑴ >偏移(2)>偏移(3)>偏移⑷等等。如果产生偏移(I)〈偏移(2)〈偏移(3)〈偏移(4)等等，则在经过了预定时间之后抖动累加单元121计算的抖动累加值达到上限值DH。 此外，如果产生偏移(1)>偏移(2)>偏移(3)>偏移(4)等等，则在经过了预定时间之后抖动累加单元121计算的抖动累加值达到下限值DL。如上所述，调节VCO控制电压，使得抖动累加单元121计算的抖动累加值不超出预定上限值DH和下限值DL之间的范围，并且能够去除时钟频率误差。即，可以高精度地实现频率同步，同时去除抖动的影响，该抖动由于网络的拓扑结构、形成网络的交换机的性能、以及流量状态而显著变化。[频率同步控制的说明]图5示出了接收装置100中的频率同步控制的操作示例。锁频环电路由接收时间记录单元12、抖动量计算单元14、频率误差检测单元111、时钟生成单元4和计数器5构成。在频率误差检测单元111的比较单元122中预先设定上限值DH和下限值DL。根据接收装置100 (的同步处理装置)确保多少延迟时间和延迟波动而确定上限值DH和下限值DL。比较单元122在抖动累加值达到上限值DH的情况下输出用于降低时钟频率的控制值，并且在抖动累加值达到下限值DL的情况下输出用于提高时钟频率的控制值。因此，在抖动累加值到达上限值DH或下限值DL的时间点，执行锁频环控制，以提供用于在相反方向上改变时钟频率的VOC控制电压。
在抖动累加值达到上限值DH或下限值DL的时间点，抖动累加值重复反向操作(reversal)，并在经过了某一时间后稳定。因为每当重复该反向操作时接收装置100的频率误差降低，所以到达时间At逐渐变长，直到抖动累加值从上限值DH或下限值DL的一个阈值变化到另一阈值。[频率同步判定处理的说明]下面，将描述频率同步判定单元112的处理。如上所述，在发送侧和接收侧上呈现时钟频率误差的情况下，抖动累加单元121计算的抖动累加值波动，并且发生抖动累加值达到上限值DH或下限值DL的情况。换言之，预定时间的频率误差的累加表现为抖动累加单元121的输出的变化。例如，在频率误差是+Ippm的情况下，意味着抖动累加单元121的输出每I秒改变+1微秒。因此，通过将抖动累加单元121的输出的改变除以该改变所必须的时间，可以获得频率误差。时间计算单元131使用比较单元122在抖动累加值达到上限值DH或下限值DL的时间点输出控制值的事实，计算到达时间At，直到抖动累加值从上限值DH和下限值DL中的一个阈值改变到另一阈值。抖动累加单元121的输出的改变对应于通过从上限值DH与下限值DL之间的间隔减去抖动宽度J而获得的值。例如，在从测量结果获得抖动宽度J为J=70[ns]，并且上限值DH与下限值DL之间的间隔被设定为170 [ns]的情况下，抖动累加值从一个阈值改变到另一阈值并且抖动累加值的改变为100[ns]。通过将抖动累加值的变化100[ns]除以到达时间At而获得的值，即100X 10_9/At对应于该时间点的频率误差。在本示例中，时间计算单元131使用在抖动累加值达到上限值DH或下限值DL的时间点输出控制值的事实，计算到达时间At直到在抖动累加值从上限值DH和下限值DL中的一个阈值改变到另一个阈值。然而，因为如果抖动累加单元121的输出被除以改变所必须的时间，则计算频率 误差，所以可以使用除上限值DH和下限值DL之外的点计算频率误差。即，使用从频率环控制中的第一时间到第二时间的时间At、以及在从第一时间到第二时间的两点之间抖动累加单元121的输出的改变，可以计算频率误差。例如，可以使用从作为上限值DH与下限值DL之间的第一抖动累加值的第一时间至作为上限值DH与下限值DL之间的第二抖动累加值的第二时间的时间At计算频率误差。[频率同步控制处理的流程]图6是示出接收装置100执行的频率同步控制处理的流程图。每当接收单元100的同步分组接收单元11接收到同步分组时执行该处理。如果在同步分组接收单元11中接收到同步分组，贝U在步骤SI中,接收时间记录单元12和发送时间记录单元13记录接收时间和发送时间。S卩，接收时间记录单元12记录计数器5在接收到同步分组时的时间点的计数值作为接收时间。发送时间记录单元13提取包含在从同步分组接收单元11提供的同步分组中的发送时间，并记录该结果。在步骤S2中，抖动量计算单元14基于记录在接收时间记录单元12和发送时间记录单元13中的两个相邻的同步分组的接收时间和发送时间，使用表达式(I)计算抖动量。将所计算的抖动量输出到抖动累加单元121。在步骤S3中，抖动累加单元121累加从抖动量计算单元14提供的抖动量，并将作为累加结果的抖动累加值输出到比较单元122。
在步骤S4中，比较单元122判定来自抖动累加单元121的抖动累加值是否达到上限值DH或下限值DL中的任一个。在步骤S4中，在抖动累加值未达到上限值DH或下限值DL中的任一个的情况下，
处理结束。另一方面，在步骤S4中，在抖动累加值达到上限值DH或下限值DL中的任一个的情况下，处理前进到步骤S5。在步骤S5中，比较单元122输出向增益调节单元123输出对应于上限值DH或下限值DL的控制值。即，在抖动累加值达到上限值DH的情况下，比较单元122向增益调节单元123输出对应于上限值DH的控制值。另一方面，在抖动累加值达到下限值DL的情况下，比较单元122向增益调节单元123输出对应于下限值的控制值。在步骤S6中，增益调节单元123执行向作为来自比较单元122的输出的控制值分配预定增益的增益调节。在步骤S7中，控制电压生成单元124累加经增益调节之后的控制值(其是增益调节单元123的输出)，以生成用于校正频率误差的VCO控制电压，并将结果输出到DAC和LPF125。在步骤S8中，DAC和LPF125执行将控制电压生成单元124生成的数字VCO控制电压转换为模拟信号的D/A转换处理，并对经D/A转换处理之后的VCO控制电压执行低通滤波处理。在步骤S9中，时钟生成单元4基于来自DAC和DPF125的VCO控制电压生成用于调节时钟频率的时钟CLK。将经调节后的时钟频率输出到计数器5、计时单元6、同步信号生成单元7等，然后处理结束。 每当图2中接收装置100接收到同步分组时执行上述处理。在接收装置100中，未提供与现有技术的接收装置中一样的噪声去除滤波器，并且将通过累加所计算的抖动量获得的抖动累加值与上限值DH和下限值DL进行比较，以生成VCO控制电压。因此，在接收装置100中，甚至在现有技术的接收装置中网络噪声很大并因此在不提供多级滤波器且增加导入(leading-1n)时间的情况下难以去除噪声的情况下，也可以有效地建立频率同步。即，根据接收装置100，可以更短的时间高精度地执行频率同
止/J/ o[频率同步判定处理流程]图7是示出接收装置100的频率同步判定单元112执行的频率同步判定处理的流程图。例如，该处理在将抖动量初始提供给抖动累加单元121的时刻开始。步骤S21、S23和S24的操作是被执行为与频率误差检测单元111共享的抖动累加单元121和比较单元122中的频率同步控制处理相同的处理的操作。即，步骤S21、S23和S24的操作与上述频率同步控制处理的步骤S3、S4和S5的操作相同。在步骤S22中，抖动累加单元121从存储在其内的抖动量的最大值和最小值计算抖动宽度J，并将结果输出到频率误差计算单元132。可以相反的顺序或并行地执行步骤S21和S22的操作。在步骤S25中，时间计算单元131根据两个相邻的阈值到达时间计算到达时间At。即，时间计算单元131根据提供到达信号的当前时间和提供紧挨在前的到达信号的时间计算到达时间At。在步骤S26中，频率误差计算单元132使用从抖动累加单元121提供的抖动宽度J、从时间计算单元131提供的到达时间At、以及上限值DH与下限值DL之间的间隔(时间)
计算频率误差。在步骤S27中，频率误差计算单元132基于所计算的频率误差判定是否建立了频率同步。具体地，频率误差计算单元132判定所计算的频率误差是否呈现在预定阈值FTHl内。在步骤S27中，在判定还未建立频率同步的情况下，处理返回步骤S21，然后重复上述步骤S21至S27的操作。另一方面，在步骤S27中，在判定建立了频率同步的情况下，处理进入步骤S28，然后，频率误差计算单元132向计时单元6输出频率判定信号。然后，处理结束。如上所述，在接收装置100中执行频率同步判定处理。因为抖动累加值对应于通过偏移到达延迟时间而获得的值，并具有保持某一范围内的值的特性，所以抖动累加值到达阈值依赖于频率误差的影响。因为频率同步判定单元112计算抖动累加值，使用其输出的改变量计算频率误差，并判定是否建立了频率同步，所以可以执行频率同步判定，并同时排除网络上的同步分组的到达延迟时间的变化的影响。因此，可以高精度地判定频率同步。[PTP对应关系的配置示例]在上述示例中，抖动量计算单元14使用表达式(I)计算的抖动量对应于使用IEEE1588PTP (精密时间协议)(其不是IEEE1588标准)的一步同步(Sync)消息计算的抖动量。然而，当同步分组处理单元2的每个单元采用图8中的配置时，可以与其中使用同步消息和跟随(Follow_up)消息计算抖动量的IEEE1588PTP匹配。S卩，图8示出了同步分组处理单元2在匹配IEEE1588PTP的情况下的配置示例。同步分组接收单元11接收同步消息和跟随消息，并将同步消息输出到接收时间记录单元12以及将跟随消息输出到发送时间记录单元13。接收时间记录单元12包括单样本记录单元61和减法器62。单样本记录单元61记录时间上紧挨在前发送的同步消息的同步接收时间戳。减法器62计算从同步分组接收单元11提供的当前接收的同步消息的同步接收时间戳与记录在单样本记录单元61中的紧挨在前的同步接收时间戳之间的差，并将结果输出到抖动量计算单元14。发送时间记录单元13包括单样本记录单元71和减法器72。单样本记录单元71记录时间上紧挨在前发送的跟随消息的跟随发送时间戳。减法器72计算从同步分组接收单元11提供的当前接收的跟随消息的跟随发送时间戳与记录在单样本记录单元71中的紧挨在前的跟随发送时间戳之间的差，并将结果输出到抖动量计算单元14。抖动量 计算单元14包括减法器81。减法器81从接收时间记录单元12提供的同步接收时间戳差中减去发送时间记录单元13提供的跟随发送时间戳差，以计算用于输出的抖动量。
利用这样的配置，接收装置100能够使用两个戳类型的同步消息和跟随消息计算抖动量，并能够与IEEE1588PTP匹配。〈2.第二实施例〉[接收装置的配置的框图]图9是示出接收装置的第二实施例的框图。图9中的接收装置140具有如下配置，该配置包括图2中的频率同步判定单元112取代图1中的现有技术接收装置的频率同步判定单元8。同步分组处理单元2的抖动量计算单元14计算的抖动量被提供给频率误差检测单元3的滤波单元21和频率同步判定单元112的抖动累加单元121两者。在上述第一实施例中，当抖动累加值达到上限值DH或下限值DL时，采用频率同步控制来生成用于在相反方向上转换时钟频率的VCO控制电压。然而，如图9中所示，关于频率同步控制，可以采用如下配置，在该配置中，抖动累加值仅用于使用去除所计算的抖动量的噪声的方法(如在现有技术中一样)的频率同步判定处理。以此方式，使用抖动值的频率同步判定处理可与任意频率同步控制方法组合，并被使用。〈3.第三实施例〉[接收装置的配置的框图]图10是示出接收装置的第三实施例的框图。在图10中，与图2中的单元一致的单元被给予相同的附图标记，并且将适当地省略对其的重复描述。 图10中的接收装置160与图2中的接收装置100的不同之处仅在于频率误差计算单元132A。频率误差计算单元132A与频率误差计算单元132类似地控制计算频率误差的处理，并根据所计算的频率误差控制增益调节单元123的增益(增益的量)。即，频率误差计算单元132A根据所计算的频率误差改变增益调节单元123，使得当频率误差较大时提高增益，并且当频率误差较小时降低增益。增益调节单元123根据频率误差计算单元132A设定的增益执行增益调节。〈4.第四实施例〉[接收装置的配置的框图]图11是示出接收装置的第四实施例的框图。在图11中，与图2中的单元一致的单元被给予相同的附图标记，并且将适当地省略对其的重复描述。图11中的接收装置180与图2中的接收装置100的不同之处在于提供频率误差计算单元132B代替频率误差计算单元132，以及在控制电压生成单元124与DAC和LPF125之间新提供微小(minute)电压迭加单元201。微小电压迭加单元201包括微小电压生成单元211和加法器212。频率误差计算单元132B以与频率误差计算单元132类似的方式根据所计算的频率误差判定是否计算了频率同步。此外，在判定建立了频率同步的情况下，频率误差计算单元132B向计时单元6输出同步判定信号，并将允许迭加处理的迭加控制信号输出到微小电压迭加单元201的微小电压生成单元211。在从频率误差计算单元132B提供允许迭加处理的迭加控制信号的情况下，微小电压迭加单元201的微小电压生成单元211生成周期性微小电压，并将结果输出到加法器212。加法器212将来自微小电压生成单元211的微小电压加(迭加)到来自控制电压生成单元124的VCO控制电压上，并将结果输出到DAC和LPF125。例如，如果判定利用频率误差Af建立频率同步，则微小电压生成单元211周期性地将通过将频率误差A f的反数的两倍除以VCO灵敏度而获得的值([_ A f X2/VC0灵敏度]ppm)与Oppm的微小偏移电压(微小电压)相加。这里，VCO灵敏度表示每步的频率偏移量。例如，如果当判定频率误差计算单元132B建立了频率同步时频率误差Af是-0.0lppm，则微小电压迭加单元201周期性地将[+0.02ppm]与[Oppm]相加。在此情况下，时钟生成单元4生成的时钟频率具有+0.0lppm至-0.02ppm的误差，这基于该误差是满足需求精度范围的误差。[频率同步判定处理的说明]图12示出了第四实施例中向DAC和LPF125输入的VCO控制电压的示例。在图12的示例中，在时间ta，允许迭加处理的迭加控制信号被提供到微小电压生成单元211，并且从时间&起，将微小电压生成单元211生成的周期性微小电压与来自控制电压生成单元124的VCO控制电压迭加。在根据第四实施例的频率同步判定处理中，在图7的步骤S27中，频率误差计算单元132B将同步判定信号输出到计时单元6，并且还输出迭加控制信号，其允许微小电压迭加单元201的微小电压生成单元211中的迭加处理。根据第四实施例的频率同步判定处理的其它处理与根据参照图7描述的第一实施例的频率同步判定处理中的相同。

微小电压迭加单元201迭加的微小电压改变时钟频率，但由于锁频环控制，时钟频率中微小电压导致的改变不影响比较单元122的后续比较处理。换言之，微小电压迭加单元201迭加的微小电压的周期必须等于或短于由于锁频环控制而不影响后续比较处理的漂移周期。另一方面，在不从频率误差计算单元132B提供允许迭加处理的迭加控制信号的情况下，或者在从频率误差计算单元132B提供不允许迭加处理的迭加控制信号的情况下，微小电压生成单元211停止向加法器212输出微小电压。在此情况中，加法器212将来自控制电压生成单元124的VCO控制电压原样地输出到DAC和LPF125。在使用第一实施例中使用的抖动量的累加值(抖动累加值)的改变的频率同步控制中，可以降低频率的剩余误差。然而，当降低频率的剩余误差时，逐渐增加了频率控制所花费的时间，具体地，直到抖动累加值从上限值DH和下限值DL中的一个阈值改变到另一阈值的到达时间At逐渐增加。在到达时间At，连续地输出具有某一频率误差(剩余误差)的时钟频率。因此，即使频率误差轻微，在长时间连续累加频率误差的情况下，也难以忽略该大小。因此，在频率误差是预定值或更小的情况下，第四实施例的接收装置180将周期性微小电压与来自控制电压生成单元124的VCO控制电压迭加，以便强制排除长时间保持具有同一方向上的频率偏移的状态。因此，时钟生成单元4生成的时钟频率变得精确，并且同步信号生成单元7中生成的同步信号变得精确。即，可以不断地将同步信号生成单元7生成的同步信号的累加值设定为等于或小于预定值。例如，在同步信号生成单元7生成视频同步信号的情况下，同步信号的时间误差的累加值表现为所生成的同步信号的相位的偏移。这里，能够将相位的偏移抑制到预定范围内。此外，在接收装置180中，通过将周期性微小电压与来自控制电压生成单元124的VCO控制电压迭加，可以使用大于接收装置100的不与微小电压迭加的阈值FTHl大的阈值FTH2判定是否建立了频率同步，并因此，与接收装置100相比，可以快速地建立频率同步。[频率同步控制处理的流程]图13是示出在提供了允许迭加处理的迭加控制信号之后的、使用接收装置180的频率同步控制的流程图。例如，每当在提供了迭加控制信号之后同步分组接收单元11接收到同步分组时，执行该处理。图13中的频率同步控制处理的步骤S41至S47对应于图6中的频率同步控制处理的步骤SI至S7，并且图13中的频率同步控制处理的步骤S50和S51对应于图6中的频率同步控制处理的步骤S8和S9。换言之，通过在图6中的频率同步控制处理的步骤S7和S8之间添加步骤S48和S49的操作而获得了图13中的频率同步控制处理。在图13中的步骤S48中，微小电压迭加单元201的微小电压生成单元211生成周期性微小电压，并将结果提供给加法器212。所生成的微小电压的值可被设定为特定值([-(FTH2) X2/VC0灵敏度]ppm)，基于判定频率同步被建立的阈值FTH2 (>频率误差Af)预先设定该特定值，或者所生成的微小电压的值可被设定为基于从频率误差计算单元132获得的当前频率误差A f的值([-(A f) X 2/VC0灵敏度]ppm)。在步骤S49中，加法器212将从微小电压生成单元211提供的微小电压加到来自控制电压生成单元124的VCO控制电压上，并将结果输出到DAC和LPF125。如下执行提供 了允许迭加处理的迭加控制信号之后的频率同步控制处理。在第四实施例的接收装置180中，可以高精度地实现频率同步判定，并且与第一实施例相比，快速地执行同步。根据第三实施例的频率误差的增益调节功能可以添加到第四实施例。即，频率误差计算单元132B根据所计算的频率误差控制增益调节单元123的增益，并且增益调节单元123可以根据频率误差计算单元132B设定的增益执行增益调节。[计算机的配置示例]可以通过硬件或软件执行上述处理序列。在处理序列通过软件执行的情况下，在计算机中安装形成软件的程序。这里，计算机包括以专用硬件组装的计算机、能够通过安装各种软件而执行各种功能的通用个人计算机等。图14是示出通过程序执行上述处理序列的计算机的硬件的配置示例的框图。在计算机中，CPU (中央处理单元)301、ROM (只读存储器)302、以及RAM (随机存取存储器)303通过总线304彼此连接。此外，输入和输出接口 305连接到总线304。输入单元306、输出单元307、存储单元308、通信单元309和驱动器310连接到输入和输出接口 305。输入单元306包括键盘、鼠标、麦克风等。输出单元307包括显示器、扬声器等。存储单元308包括硬盘、非易失性存储器等。驱动器310驱动可移除记录介质311，诸如磁盘、光盘、磁光盘、或半导体存储器。
在具有这种配置的计算机中，CPU301通过输入和输出接口 305以及总线304将存储在存储单元308中的程序加载到RAM303上，以执行该程序，并因此执行上述处理序列。在该计算机中，可以通过在驱动器310中安装可移除记录介质311而通过输入和输出接口 305将程序安装在存储单元308中。此外，可以通过有线或无线传输介质(诸如局域网、因特网或数字卫星广播)而由通信单元309接收程序，并将程序安装在存储单元308中。此外，可以预先将程序安装在R0M302或存储单元308中。在本公开中，可以所公开的时间顺序执行流程图描述的步骤，或者可以并行地执行所述步骤、或者可以不一定以时间顺序执行所述步骤，而是在必要时刻执行，诸如被调用时。此外，本公开的实施例不限于上述实施例，并且可以在不偏离本发明的精神的范围中进行各种修改。本公开可以如下配置。(I) 一种同步处理装置，包括:抖动量计算单元,基于包含时间信息的同步分组计算抖动量；以及频率同步判定单元，计算所述抖动量的累加值，并根据所述累加值判定是否呈现频率同步。( 2 )根据(I)所述的同步处理装置，其中所述频率同步判定单元包括:抖动累加单元，计算所述抖动量的累加值、以及抖动宽度；以及

误差计算单元，根据所述抖动宽度、以及第一时间的抖动量的累加值和第二时间的抖动量的累加值计算频率误差，并且其中所述误差计算单元基于所计算的频率误差判定是否呈现所述频率同步。(3)根据(2)所述的同步处理装置，其中所述频率同步判定单元还包括:比较单元，将在所述抖动累加单元中计算的抖动量的累加值与上限阈值和下限阈值进行较，并输出比较结果，其中所述上限阈值被设定为在所述第一时间的抖动量的累加值，并且所述下限阈值被设定为在所述第二时间的抖动量的累加值，其中所述误差计算单元根据所述抖动宽度、以及在所述上限阈值与所述下限阈值之间的改变的时间计算所述频率误差。(4)根据(3)所述的同步处理装置，其中从所述比较单元输出的比较结果还被用作用于校正所述频率误差的频率误差校正值，以及其中所述同步处理装置还包括:控制电压生成单元，当在所述抖动累加单元中计算的抖动量的累加值达到所述上限阈值或所述下限阈值时，基于从所述比较单元输出的频率误差校正值生成频率控制电压。( 5 )根据(3 )或(4 )所述的同步处理装置，其中从所述比较单元输出的比较结果还被用作用于校正所述频率误差的频率误差校正值，以及其中所述同步处理装置还包括:增益调节单元，调节关于从所述比较单元输出的频率误差校正值的增益。(6)根据(5)所述的同步处理装置，其中所述增益调节单元，基于在所述误差计算单元中计算的频率误差调节关于从所述比较单元输出的频率误差校正值的增益。(7)根据(2)至(6)中的任一项所述的同步处理装置，还包括:控制电压生成单元，生成用于校正所述频率误差的频率控制电压；以及迭加单元，在所述误差计算单元中计算的频率误差位于预定范围中且判定呈现所述频率同步的情况下，向从所述控制电压生成单元输出的频率控制电压迭加周期性微小电压。(8) 一种同步处理方法，包括:基于包含时间信息的同步分组计算抖动量；计算所计算的抖动量的累加值；以及根据所述抖动量的累加值判定是否呈现频率同步。(9) 一种程序，使得计算机工作为:
抖动量计算单元,基于包含时间信息的同步分组计算抖动量；以及频率同步判定单元，计算从所述抖动量计算单元计算的抖动量的累加值，并根据所计算的抖动量的累加值判定是否呈现频率同步。本公开包含有关2012年I月30日提交到日本专利局的日本在先专利申请JP2012-016549中公开的主题的主题，通过引用将其全部内容合并到这里。本领域的技术人员应该理解，根据设计需要和其它因素可以进行各种修改、组合、字组合以及改变，只要它们在所附权利要求或其等同的范围内。
权利要求
1.一种同步处理装置，包括: 抖动量计算单元，基于包含时间信息的同步分组计算抖动量；以及频率同步判定单元，计算所述抖动量的累加值，并根据所述累加值判定是否呈现频率同步。
2.如权利要求1所述的同步处理装置， 其中所述频率同步判定单元包括: 抖动累加单元，计算所述抖动量的累加值、以及抖动宽度；以及误差计算单元，根据所述抖动宽度、以及第一时间的抖动量的累加值和第二时间的抖动量的累加值计算频率误差，并且 其中所述误差计算单元基于所计算的频率误差判定是否呈现所述频率同步。
3.如权利要求2所述的同步处理装置， 其中所述频率同步判定单元还包括: 比较单元，将在所述抖动累加单元中计算的抖动量的累加值与上限阈值和下限阈值进行较，并输出比较结果， 其中所述上限阈值被设定为在所述第一时间的抖动量的累加值，并且所述下限阈值被设定为在所述第二时间的抖动量的累加值， 其中所述误差计算单元根据 所述抖动宽度、以及在所述上限阈值与所述下限阈值之间的改变的时间计算所述频率误差。
4.如权利要求3所述的同步处理装置， 其中从所述比较单元输出的比较结果还被用作用于校正所述频率误差的频率误差校正值，以及 其中所述同步处理装置还包括: 控制电压生成单元，当在所述抖动累加单元中计算的抖动量的累加值达到所述上限阈值或所述下限阈值时，基于从所述比较单元输出的频率误差校正值生成频率控制电压。
5.如权利要求3所述的同步处理装置， 其中从所述比较单元输出的比较结果还被用作用于校正所述频率误差的频率误差校正值，以及 其中所述同步处理装置还包括: 增益调节单元，调节关于从所述比较单元输出的频率误差校正值的增益。
6.如权利要求5所述的同步处理装置， 其中所述增益调节单元基于在所述误差计算单元中计算的频率误差调节关于从所述比较单元输出的频率误差校正值的增益。
7.如权利要求2所述的同步处理装置，还包括: 控制电压生成单元，生成用于校正所述频率误差的频率控制电压；以及迭加单元，在所述误差计算单元中计算的频率误差位于预定范围中且判定呈现所述频率同步的情况下，向从所述控制电压生成单元输出的频率控制电压迭加周期性微小电压。
8.—种同步处理方法，包括: 基于包含时间信息的同步分组计算抖动量； 计算所计算的抖动量的累加值；以及根据所计算的抖动量的累加值判定是否呈现频率同步。
9.一种程序，使得计算机工作为: 抖动量计算单元，基于包含时间信息的同步分组计算抖动量；以及频率同步判定单元，计算从所述抖动量计算单元计算的抖动量的累加值，并根据所计算的抖动量的累加值判定是否 呈现频率同步。
全文摘要
一种同步处理装置，包括抖动量计算单元，基于包含时间信息的同步分组计算抖动量；以及频率同步判定单元，计算所述抖动量的累加值，并根据所述累加值判定是否呈现频率同步。
文档编号H04L7/00GK103227707SQ201310023609
公开日2013年7月31日 申请日期2013年1月22日 优先权日2012年1月30日
发明者松永修 申请人:索尼公司