专利名称：一种快速时钟数据恢复的方法
技术领域：
本发明涉及的是一种串行输入数据的快速时钟数据恢复的方法。
背景技术：
同步技术在数字通信系统中，是非常重要的技术；位同步是最基本的同步技术，位同步时钟信号不仅用于对输入码元信号的监测保证收发同步，而且在对获取祯同步，群同步及对接收的数字码元进行各种处理过程中也为系统提供了一个基准的同步时钟。随着现代电子技术的发展，数字系统趋于模块化，小型化，芯片化，因此如何实现同步系统的模块化和芯片化是急需解决的问题。在数字通信中，通常直接从接收到的数字信号中提取位同步信号，这种直接法按其提取同步信号的方式，大致可分为滤波法和锁相法，其中锁相法是指利用锁相环来提取位同步信号的方法。
发明内容
本发明的目的在于克服现有技术存在的不足，而提供一种基于锁相环的位同步提取方法，能够比较快速地提取位同步时钟，并且设计简单，方便修改参数的快速时钟数据恢复的方法。本发明的目的是通过如下技术方案来完成的，所述的快速时钟数据恢复的方法是:它基于锁相环的位同步提取方法，包括由分频器分模块，鉴相器分模块，滤波器分模块和选相器分模块组成的可以快速同步的小型同步模块，其中:I)分频器分模块负责将系统时钟分频至串行输入数据的同频时钟，分频参数N可配，值为整数4至10，即要得到相同的同频时钟，可由不同的系统时钟通过参数N配置得到；2)鉴相器分模块负责检测本地时钟与输入数据的相位超前滞后关系，产生鉴相有效信号valid和相位超前滞后信号up_down ；3)滤波器分模块负责累计超前滞后信号有效时的次数，可以设置一个基数M，当valid信号为高，up_down信号为高时，累加器每次在基数M上加1，当累加到2M时，输出相位向前调整信号early ;当valid信号为高，up_down信号为低时，累加器每次在基数M上减1，当累计到O时，输出相位向后调整信号later ;当valid为低时，累加器保持原值；4)选相器分模块根据early和later调整当前恢复时钟的相位，最终结果是将恢复时钟r_clk的下降沿和采样数据的边沿对齐，能解决上升沿采样边沿会造成亚稳态的问题；最后用恢复时钟的上升沿采样串行输入数据，得到恢复的串行数据。本发明所述鉴相器模块使用可以识别输入信号连O和连I的超前滞后鉴相器，利用四个D触发器用恢复时钟r_clk对输入信号datain采样产生datain_regl、datain_reg2、datain_reg3 三个信号，如果 datain_reg2=datain_reg3 Φ.datain_regl,则表不时钟超前，up-down 为高电平；如果 datain_regl=datain_reg2 Φ datain_reg3,则表不时钟滞后，up_down 为低电平；当输入信号连 O 或连 I 时 datain_regl=datain_reg2=datain_reg3,valid为低电平,此时up_down无效。本发明所述调整相位精度可由参数N可配，值为整数4至10 ;相位精度为360度除以参数N，即当选择N为4时，相位调整精度为90度，每调整一次的相位变化为90度；当参数N为10时，相位精度为36度，每调整一次的相位变化为36度。本发明可以满足不同设计对调整幅度和调整精度的不同需求；它同步时钟锁定时间较短，速度比较快，由设计时钟选择决定，精度较高，并具有可调整性，时钟抖噪参数可以通过改变分频器分频参数N和计数器参数M调整，并可以实现频率很宽范围的码流的位同步时钟提取，因而本发明可以生成元件符号在各种FPGA芯片和部分CPLD芯片设计中调用，节省用户设计时间，缩短设计周期，具有很高的商用价值。
图1是本发明所述小型同步模块的构成示意框图。图2是本发明所述鉴相器模块的具体电路原理图。
具体实施例方式下面将结合附图对本发明作详细的介绍:快速时钟数据恢复的方法。本发明的目的是通过如下技术方案来完成的，所述的快速时钟数据恢复的方法是:它基于锁相环的位同步提取方法，包括由分频器分模块，鉴相器分模块，滤波器分模块和选相器分模块组成的可以快速同步的小型同步模块，其中:I)分频器分模块负责将系统时钟分频至串行输入数据的同频时钟，分频参数N可配，值为整数4至10，即要得到相同的同频时钟，可由不同的系统时钟通过参数N配置得到；2)鉴相器分模块负责检测本地时钟与输入数据的相位超前滞后关系，产生鉴相有效信号valid和相位超前滞后信号up_down ；3)滤波器分模块负责累计超前滞后信号有效时的次数，可以设置一个基数M，当valid信号为高，up_down信号为高时，累加器每次在基数M上加1，当累加到2M时，输出相位向前调整信号early ;当valid信号为高，up_down信号为低时，累加器每次在基数M上减1，当累计到O时，输出相位向后调整信号later ;当valid为低时，累加器保持原值；4)选相器分模块根据early和later调整当前恢复时钟的相位，最终结果是将恢复时钟r_clk的下降沿和采样数据的边沿对齐，能解决上升沿采样边沿会造成亚稳态的问题；最后用恢复时钟的上升沿采样串行输入数据，得到恢复的串行数据。本发明所述鉴相器模块使用可以识别输入信号连O和连I的超前滞后鉴相器，利用四个D触发器用恢复时钟r_clk对输入信号datain采样产生datain_regl、datain_reg2、datain_reg3 三个信号，如果 datain_reg2=datain_reg3 Φ.datain_regl,则表不时钟超前，up-down为高电平；如果datain_regl=datain_reg2幸datain_reg3,则表不时钟滞后，up_down 为低电平；当输入信号连 O 或连 I 时 datain_regl=datain_reg2=datain_reg3,valid为低电平,此时up_down无效。本发明所述调整相位精度可由参数N可配，值为整数4至10 ;相位精度为360度除以参数N，即当选择N为4时，相位调整精度为90度，每调整一次的相位变化为90度；当参数N为10时，相位精度为36度，每调整一次的相位变化为36度。本发明可以满足不同设计对调整幅度和调整精度的不同需求；它同步时钟锁定时间较短，速度比较快，由设计时钟选择决定，精度较高，并具有可调整性，时钟抖噪参数可以通过改变分频器分频参数N和计数器参数M调整，并可以实现频率很宽范围的码流的位同步时钟提取，因而本发明可以生成元件符号在各种FPGA芯片和部分CPLD芯片设计中调用，节省用户设计时间，缩短设计周期，具有很高的商用价值。实施例:将系统时钟分频至待同步的串行数据频率，根据设计要求，选择合适的相位精度，可快速恢复时钟和数据信号。
权利要求
1.一种快速时钟数据恢复的方法，其特征在于它基于锁相环的位同步提取方法，包括由分频器分模块，鉴相器分模块，滤波器分模块和选相器分模块组成的可以快速同步的小型同步模块，其中: 1)分频器分模块负责将系统时钟分频至串行输入数据的同频时钟，分频参数N可配，值为整数4至10，即要得到相同的同频时钟，可由不同的系统时钟通过参数N配置得到； 2)鉴相器分模块负责检测本地时钟与输入数据的相位超前滞后关系，产生鉴相有效信号valid和相位超前滞后信号up_down ； 3)滤波器分模块负责累计超前滞后信号有效时的次数，可以设置一个基数M，当valid信号为高，up_down信号为高时，累加器每次在基数M上加1，当累加到2M时，输出相位向前调整信号early ;当valid信号为高，up_down信号为低时，累加器每次在基数M上减1，当累计到O时，输出相位向后调整信号later ;当valid为低时，累加器保持原值； 4)选相器分模块根据early和later调整当前恢复时钟的相位，最终结果是将恢复时#r_clk的下降沿和采样数据的边沿对齐，能解决上升沿采样边沿会造成亚稳态的问题； 最后用恢复时钟的上升沿采样串行输入数据，得到恢复的串行数据。
2.根据权利要求1所述的快速时钟数据恢复的方法，其特征在于所述鉴相器模块使用可以识别输入信号连O和连I的超前滞后鉴相器，利用四个D触发器用恢复时钟r_clk对输入信号 datain 米样产生 datain_regl、datain_reg2、datain_reg3 三个信号，如果 datain_reg2=datain_reg3 幸 datain_regl,则表不时钟超前，up-down 为高电平；如果 datain_regl=datain_reg2 Φ datain_reg3,则表示时钟滞后，up_down为低电平；当输入信号连O或连 I 时 datain_regl=datain_reg2=datain_reg3, valid 为低电平，此时 up_down 无效。
3.根据权利要求1所述的快速时钟数据恢复的方法，其特征在于本发明所述调整相位精度可由参数N可配，值为整数4至10 ;相位精度为360度除以参数N，即当选择N为4时，相位调整精度为90度，每调整一次的相位变化为90度；当参数N为10时，相位精度为36度，每调整一次的相位变化为36度。
全文摘要
一种快速时钟数据恢复的方法，它基于锁相环的位同步提取方法，包括由分频器分模块，鉴相器分模块，滤波器分模块和选相器分模块组成的小型同步模块，其中1)分频器分模块负责将系统时钟分频至串行输入数据的同频时钟，分频参数N可配值为整数4至10；2)鉴相器分模块负责检测本地时钟与输入数据的相位超前滞后关系，产生鉴相有效信号valid和相位超前滞后信号up_down；3)滤波器分模块负责累计超前滞后信号有效时的次数，可以设置一个基数M，当valid信号为高，up_down信号为高时，累加器每次在基数M上加1，当累加到2M时，输出相位向前调整信号early；当valid信号为高，up_down信号为低时，累加器每次在基数M上减1；4)选相器分模块根据early和later调整当前恢复时钟的相位；最后用恢复时钟的上升沿采样串行输入数据，得到恢复的串行数据。
文档编号H04L7/033GK103152155SQ20131006008
公开日2013年6月12日 申请日期2013年2月26日 优先权日2012年10月22日
发明者刘晓露 申请人:杭州开鼎科技有限公司