用于通讯装置的处理电路及其处理方法
【专利摘要】本发明提供一种用于通讯装置的处理电路及其处理方法，其中处理电路包含：预缓冲器，配置以依据混杂顺序接收并缓冲传输块的多个数据集合，其中该多个数据集合分别对应多个编码块；去混杂器，耦接该预缓冲器，配置以依据去混杂顺序从该预缓冲器重新得到该多个数据集合，其中该去混杂顺序不同于该混杂顺序；以及处理模块，耦接该去混杂器，配置以依据该去混杂顺序从该去混杂器接收该多个数据集合从而恢复该多个编码块。本发明的用于通讯装置的处理电路及其处理方法可降低成本并减少处理与解码的延迟时间。
【专利说明】用于通讯装置的处理电路及其处理方法
【技术领域】
[0001]本发明有关于通讯技术，并且特别有关于通讯装置的处理电路及其方法。
【背景技术】
[0002]通讯装置可使用处理电路以处理从另一通讯装置接收的数据。如果上述已接收的数据是混杂的(shuffled)并且上述处理电路需要处理几个阶段，则上述处理电路需要几个较大缓冲器以暂时存储混杂数据的几个中间版本。缓冲器的尺寸严重影响处理电路的总体成本。
[0003]显然地，具有较小缓冲器或者无缓冲器的处理电路可使得通讯装置的成本变得更低。
【发明内容】
[0004]有鉴于此，本发明提供一种用于通讯装置的处理电路及其处理方法。
[0005]一种用于通讯装置的处理方法，包含:预缓冲器，配置以依据混杂顺序接收并缓冲传输块的多个数据集合，其中该多个数据集合分别对应多个编码块；去混杂器，耦接该预缓冲器，配置以依据去混杂顺序从该预缓冲器重新得到该多个数据集合，其中该去混杂顺序不同于该混杂顺序；以及处理模块，耦接该去混杂器，配置以依据该去混杂顺序从该去混杂器接收该多个数据集合从而恢复该多个编码块。
[0006]一种用于通讯装置的处理方法，包含:依据混杂顺序接收并缓冲传输块的多个数据集合；依据去混杂顺序处理该传输块的该多个数据集合以恢复多个编码块；其中该去混杂顺序不同于该混杂顺序，以及该传输块的该多个数据集合分别对应该多个编码块。
[0007]本发明的用于通讯装置的处理电路及其处理方法可降低成本并减少处理与解码的延迟时间。
【专利附图】
【附图说明】
[0008]图1是根据本发明实施例描述的处理电路处理传输块以产生几个编码块的示意图。
[0009]图2是根据本发明实施例描述的图1中的处理电路的示意图。
[0010]图3是根据本发明实施例描述的图2的处理模块示意图。
[0011]图4是根据本发明另一实施例描述的图2的处理模块示意图。
[0012]图5是根据本发明实施例描述的图1的处理电路使用的方法流程图。
[0013]图6是描述的预处理、后处理以及对传输块执行的解码步骤之间的时序关系图。
【具体实施方式】
[0014]在说明书及权利要求书当中使用了某些词汇来指称特定的元件。所属【技术领域】的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及权利要求书并不以名称的差异作为区分元件的方式，而是以元件在功能上的差异作为区分的准贝U。在通篇说明书及权利要求项中所提及的“包含”为一开放式的用语，故应解释成“包含但不限定于”。此外，“耦接”一词在此包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表第一装置可直接电气连接于第二装置，或透过其它装置或连接手段间接地电气连接至第二装置。
[0015]接下来的描述是实现本发明的最佳实施例，其是为了描述本发明原理的目的，并非对本发明的限制。可以理解地是，本发明实施例可由软件、硬件、固件或其任意组合来实现。
[0016]图1是根据本发明实施例描述的处理电路处理传输块(transport block)以产生几个编码块(code block)的示意图。处理电路100可为通讯装置的一部分，并且可与通讯装置中的射频(Rad1 Frequency, RF)电路、解码器耦接。RF电路可向处理电路100提供传输块的软比特(soft-bit)。处理电路100可处理上述传输块以恢复编码块的硬比特(hard-bit),并且接着将编码块传给解码器。例如,通讯装置可为宽带码分多址(WidebandCode Divis1n Multiple Access, WCDMA)通讯装置，例如 WCDMA 节点(Node B)或 WCDMA 用户设备(User Equipment, UE)。解码器可为前向纠错(Forward Error Correct1n, FEC)解码器。换句话说，处理电路100恢复的编码块可为待解码的FEC编码块。解码器可执行解码进程，例如Turbo码解码、维特比(Viterbi)解码、低密度奇偶校验(Low Density ParityCheck, LDPC)解码或里得-所罗门(Reed-Solomon, RS)解码。
[0017]处理电路100接收的传输块包含多个以混杂顺序排列的数据集合。处理电路100可使用每个数据集合以恢复编码块，其中将编码块接着传给后续解码器。在图1所示的示例中，传输块包含处在混杂顺序的三个数据集合。第一数据集合包含标签“SI”标注的矩形所代表的系统比特(system bit)数据集合以及标签“P1”标注的矩形所代表的奇偶校验位比特(parity bit)数据集合。可处理上述系统比特数据集合与奇偶校验位比特数据集合以分别恢复编码块I的系统比特字段与奇偶校验位比特字段。第二数据集合包含标签“S2”标注的矩形所代表的系统比特数据集合以及标签“P2”标注的矩形所代表的奇偶校验位比特数据集合。可处理上述系统比特数据集合与奇偶校验位比特数据集合以分别恢复编码块2的系统比特字段与奇偶校验位比特字段。第三数据集合包含标签“S3”标注的矩形所代表的系统比特数据集合以及标签“P3”标注的矩形所代表的奇偶校验位比特数据集合。可处理上述系统比特数据集合与奇偶校验位比特数据集合以分别恢复编码块3的系统比特字段与奇偶校验位比特字段。传输块中的其他未标注的矩形可代表其他字段，例如传输块的循环冗余校验(Cyclic Redundancy Check, CRC)字段。因为不同数据集合彼此交错，所以传输块中的数据是混杂的。
[0018]图2是根据本发明实施例描述的图1中的处理电路的示意图。本实施例中的处理电路100包含预缓冲器(pre-buffer) 220、去混杂器(de-shuffler) 240以及处理模块260。因为紧接处理电路100的解码器需要依据去混杂顺序(in a de-shuffled order，例如首先是编码块1，接着是编码块2，然后才是编码块3)接收编码块，所以尽管传输块包含以混杂顺序排列的数据集合，处理电路100也需要依据去混杂顺序产生编码块。去混杂顺序不同于混杂顺序。
[0019]简化起见，首先，预缓冲器220依据混杂顺序接收并缓冲传输块数据集合。接着，去混杂器240依据去混杂顺序重新得到(retrieve)上述传输块数据集合并且向处理模块260提供数据集合。然后，处理模块260依据去混杂顺序处理数据集合以恢复编码块。接着将编码块传给后续解码器。
[0020]如上所述，预缓冲器220依据混杂顺序接收并缓冲数据集合。使用图1所述的传输块作为示例，预缓冲器220接收并缓冲从最左端至最右端的数据。因为预缓冲器220未依集合为单位依次接收数据集合，所以上述排列为混杂顺序。换句话说，预缓冲器220未首先接收第一数据集合的全部内容，然后是第二数据集合的全部内容，接着是第三数据集合的全部内容。替换地，上述数据集合彼此交错。
[0021]虽然预缓冲器220依据混杂顺序接收并缓冲数据集合，但是去混杂器240从预缓冲器220依据去混杂顺序重新得到数据集合。使用图1所示的传输块作为示例，首先去混杂器240从预缓冲器220重新得到标注为SI与Pl的数据集合并且将其传给处理模块260，接着从预缓冲器220重新得到标注为S2与P2的数据集合并将其传给处理模块260，以及然后从预缓冲器220重新得到标注为S3与P3的数据集合并将其传给处理模块260。
[0022]因为处理模块260依据去混杂顺序接收数据集合，所以处理模块260可依据去混杂顺序处理数据集合而不是依据混杂顺序处理数据集合。具体地，处理模块260可依据先进先处理方式(first-come-first-process manner)进行操作。替代地，处理模块260需要较大的中间缓冲器(mid-buffer)以存储整个传输块的中间版本，这样将增加总体成本。中间版本包含用于恢复传输块的所有编码块的足够信息。
[0023]处理模块260需要处理多个阶段。例如，上述阶段可包含反向速率匹配(de-rate-matching)、反向正交调巾畐(de-quadrature amplitude modulat1n, de-QAM)、去交叉(de-1nterleaving)、混合自动重传请求(Hybrid Automatic Repeat Request, HARQ)组合、去扰(de-scrambling)等。本实施例的处理模块260依据去混杂顺序执行每个阶段。在HARQ组合之前的处理阶段可全部称为预处理(pre-processing);为处理预处理阶段配置的单元可称为预处理单元。例如预处理可包含反向速率匹配、反向正交调幅、去交叉。接着HARQ组合所执行的处理阶段可全部成为后处理(post-processing);为处理后处理阶段配置的单元可称为后处理单元。例如，后处理可包含反向速率匹配、去扰。
[0024]根据上述的三分法，处理模块260需要包含预处理单元、HARQ组合单元以及后处理单元。除了上述元件，处理模块260不包含足够大以存储整个传输块中间版本的中间缓冲器。作为比较，如果处理模块260接收以混杂顺序排列的数据，则处理模块需要包含紧接着HARQ组合单元的中间缓冲器,例如静态随机存储器(Static Random AccessMemory, SRAM)，其足够大以存储整个传输块的中间版本。
[0025]图3是根据本发明实施例描述的图2的处理模块示意图。本实施例的处理模块260包含预处理单元361、HARQ组合单元363、后处理单元365以及后缓冲器367。预处理单元361依据去混杂顺序执行预处理阶段。后处理单元365依据去混杂顺序执行后处理阶段。当需要时，位于预处理单元361与后处理单元365之间的HARQ结合单元363执行HARQ组合。当不需要HARQ组合时可旁路HARQ组合单元。具体地，当处理模块260不确定数据字段是否正确时，HARQ组合单元363可将数据字段输出至外部存储器。然后，在接收了数据字段的重传版本后，HARQ组合单元363可从外部存储器重新取回旧版本，并且接着将旧版本与重传版本进行结合以产生数据字段的更新版本。如果仍不确定数据字段的更新版本是否正确，则HARQ组合单元363可重新将数据字段的更新版本存储至外部存储器。例如，夕卜部存储器可为动态随机存储器(Dynamic Random Access Memory, DRAM),以及HARQ组合单元363通过读/写缓冲器以及外部存储器接口(External Memory Interface, EMI)与DRAM进行通信。
[0026]后缓冲器367紧接着后处理单元365。每次当后缓冲器367接收并储存编码块的一对系统比特字段与奇偶校验位比特字段时，后续解码器从后缓冲器367取回编码块以执行FEC解码。上述后缓冲器367可为足够大以存储一个或两个编码块的SRAM。
[0027]图4是根据本发明另一实施例描述的图2的处理模块示意图。本实施例的处理模块260包含第一预处理单元461、第一 HARQ组合单元463、第一后处理单元465、第二预处理单元462、第二 HARQ组合单元464、第二后处理单元466以及级联单元(concatenat1nunit)467。
[0028]第一预处理单元461、第一 HARQ组合单元463、第一后处理单元465作为整体可称为第一处理链。除了第一预处理单元461、第一 HARQ组合单元463、第一后处理单元465依据去混杂顺序处理系统比特相关数据(而不是奇偶校验位比特相关数据)以恢复系统比特字段，上述元件与图3的预处理单元361、HARQ组合单元363、后处理单元365相似。第二预处理单元462、第二 HARQ组合单元464、第二后处理单元466作为整体可称为第二处理链。除了第二预处理单元462、第二 HARQ组合单元464、第二后处理单元466依据去混杂顺序处理奇偶校验位比特相关数据(而不是系统比特相关数据)以恢复奇偶校验位比特字段，上述元件与图3的预处理单元361、HARQ组合单元363、后处理单元365相似。
[0029]为了运作两条处理链，图4的去混杂器240依据去混杂顺序从预缓冲器220重新得到系统比特数据集合并将其送至第一处理链。同时，图4的去混杂器240依据去混杂顺序从预缓冲器220重新得到奇偶校验位比特数据集合并将其送至第二处理链。使用图1描述的传输块作为示例，首先，去混杂器240为第一处理链重新取得系统比特数据第一集合(标为SI)并且为第二处理链重新得到奇偶校验位比特数据第一集合(标为P1)。接着，去混杂器240为第一处理链重新取得系统比特数据第二集合(标为S2)并且为第二处理链重新得到奇偶校验位比特数据第二集合(标为P2)。然后，去混杂器240为第一处理链重新取得系统比特数据第三集合(标为S3)并且为第二处理链重新得到奇偶校验位比特数据第三集合(标为P3)。
[0030]在从第一与第二处理链接收了编码块的一对系统比特字段与奇偶校验位比特字段后，级联单元467结合两个字段形成编码块，并且接着将编码块传至后续解码器。在级联单元467与后续解码器之间也可选择性的设置后缓冲器作为中间单元。上述中间单元可为足够大以存储一个或两个编码块的SRAM。
[0031]图5是根据本发明实施例描述的图1的处理电路使用的方法流程图。在步骤510，处理电路100依据混杂顺序接收并缓冲传输块的数据集合。在步骤530与步骤550，处理电路100依据去混杂顺序处理数据集合以恢复与数据集合对应的编码块。具体地，在步骤530，处理电路100依据去混杂顺序预处理数据集合，以及在步骤550，处理电路100依据去混杂顺序执行后处理以恢复编码块。紧接着步骤550，通讯装置的解码器解码编码块。
[0032]图6是描述的预处理、后处理以及对传输块执行的解码步骤之间的时序关系图。因为处理电路100依据去混杂顺序处理传输块的数据集合，所以在时序上预处理、后处理以及解码步骤可部分重叠。使用图1作为示例，在完成预处理数据第一集合(图1中标为Si与Pl)后处理电路100可立即或稍后开始后处理步骤。这意味着后处理步骤可在最后的数据集合(图1中标为S3与P3)完成预处理之前开启。相似地，紧接着处理电路100的解码器可在已经恢复编码块I后立即或稍后对编码块I开始解码步骤。因此，在最后的数据集合已经完成预处理前可开启解码步骤。
[0033]上述段落中提到的特征可减少恢复传输块的所有编码块的延迟时间。相反地，如果处理电路100依据混杂顺序接收数据集合，其只有在完成整个传输块预处理后才开始后处理。换句话说，相同传输块的预处理与后处理在时序上不会重叠，这样将使得处理延迟时间相对变长。
[0034]上述实施例具有几个优点。例如，除了预缓冲器220，处理电路100不需要足够大以存储整个传输块的中间版本的中间缓冲器。如果不需要较大的中间缓冲器(可为SRAM)，处理电路100的整个成本将大幅降低。上述优点可使得通讯装置更加便宜。另外，上述实施例可减少处理与解码每个传输块的延迟时间。
[0035]像“第一”、“第二”、“第三”等在权利要求书中修饰元件的序词并不意味着自身具有任何优先权、优先级或者一个元件的等级高于另一个元件或者方法执行的时间顺序，而仅仅作为标号用于区分一个具有确切名称的元件与具有相同名称(除了修饰序词)的另一元件。
[0036]虽然为了说明目的已经描述了与本发明联系的特定的实施例，然而本发明并不局限于此。因此，对上述实施例的多个特征所作的各种修改、调整以及组合，皆视为未超出本发明的申请专利范围。
【权利要求】
1.一种用于通讯装置的处理电路，包含: 预缓冲器，配置以依据混杂顺序接收并缓冲传输块的多个数据集合，其中该多个数据集合分别对应多个编码块； 去混杂器，耦接该预缓冲器，配置以依据去混杂顺序从该预缓冲器重新得到该多个数据集合，其中该去混杂顺序不同于该混杂顺序；以及 处理模块，耦接该去混杂器，配置以依据该去混杂顺序从该去混杂器接收该多个数据集合从而恢复该多个编码块。
2.如权利要求1所述的用于通讯装置的处理电路，其特征在于，配置该处理模块以先进先处理方式进行运作。
3.如权利要求1所述的用于通讯装置的处理电路，其特征在于，该处理模块包含: 预处理单元，耦接该去混杂器； 混合自动重传请求组合单元，稱接该预处理单元； 后处理单元，耦接该混合自动重传请求组合单元；以及 后缓冲器，耦接该后处理单元，配置以输出该多个编码块。
4.如权利要求1所述的用于通讯装置的处理电路，其特征在于，该多个数据集合的每一个包含系统比特数据集合与奇偶校验位比特数据集合，并且该处理模块包含: 第一处理链，耦接该去混杂器，配置以依据该去混杂顺序从该去混杂器接收多个该系统比特数据集合从而恢复多个系统比特字段； 第二处理链，耦接该去混杂器，配置以依据该去混杂顺序从该去混杂器接收多个该奇偶校验位比特数据集合从而恢复多个奇偶校验位比特字段；以及 级联单元，耦接该第一处理链与该第二处理链，配置以将该多个系统比特字段的每一个与该多个奇偶校验位比特字段的对应一个结合从而形成该编码块的对应一个。
5.如权利要求4所述的用于通讯装置的处理电路，其特征在于，该第一处理链包含: 第一预处理单元，耦接该去混杂器； 第一混合自动重传请求组合单元，耦接该第一预处理单元；以及第一后处理单元，耦接该第一混合自动重传请求组合单元与该级联单元，配置以向该级联单元输出该多个系统比特字段； 并且该第二处理链包含: 第二预处理单元，耦接该去混杂器； 第二混合自动重传请求组合单元，稱接该第二预处理单元；以及第二后处理单元，耦接该第二混合自动重传请求组合单元与该级联单元，配置以向该级联单元输出该多个奇偶校验位比特字段。
6.如权利要求1所述的用于通讯装置的处理电路，其特征在于，该通讯装置为宽带码分多址通讯装置。
7.如权利要求1所述的用于通讯装置的处理电路，其特征在于，该多个编码块的每一个为前向纠错编码块。
8.一种用于通讯装置的处理方法，包含: 依据混杂顺序接收并缓冲传输块的多个数据集合； 依据去混杂顺序处理该传输块的该多个数据集合以恢复多个编码块； 其中该去混杂顺序不同于该混杂顺序，以及该传输块的该多个数据集合分别对应该多个编码块。
9.如权利要求8所述的用于通讯装置的处理方法，其特征在于，该依据去混杂顺序处理该传输块的该多个数据集合的步骤包含: 依据该去混杂顺序预处理该传输块的该多个数据集合；以及 执行后处理以恢复该编码块。
10.如权利要求9所述的用于通讯装置的处理方法，其特征在于，在已经完成预处理该传输块的该多个数据集合的最后一个之前，开始该执行后处理的步骤。
11.如权利要求8所述的用于通讯装置的处理方法，其特征在于，进一步包含:解码该编码块，其中在已经完成预处理该传输块的该多个数据集合的最后一个之前，开始该解码该编码块的步骤。
12.如权利要求8所述的用于通讯装置的处理方法，其特征在于，该通讯装置为宽带码分多址通讯装置。
13.如权利要求8所述的用于通讯装置的处理方法，其特征在于，该多个编码块的每一个为前向纠错编码块。
【文档编号】H04L12/861GK104168215SQ201310299649
【公开日】2014年11月26日 申请日期:2013年7月17日 优先权日:2013年5月15日
【发明者】林凯立, 胡茗智, 赖名威 申请人:联发科技股份有限公司