基于fpga的多通道高速图像数据采集和存储系统的制作方法
【专利摘要】本发明公开了一种基于FPGA的多通道高速图像数据采集和存储系统，其特征在于，该系统包括信号调理模块、A/D转换模块、高速数据传输模块、FPGA控制模块、阵列式存储模块、通讯模块和可调配置模块，其中，信号调理模块、A/D转换模块、高速数据传输模块和FPGA控制模块依次连接，FPGA控制模块还同时连接于阵列式存储模块、通讯模块和可调配置模块，并通过通讯模块与上位机进行数据交互。本发明可实现对于高速图像传感器的数据捕获和快速存储，同时也可广泛应用于有类似需求的高速、高精度、高数据率、多通道数据采集和存储应用中。
【专利说明】基于FPGA的多通道高速图像数据采集和存储系统
【技术领域】
[0001]本发明涉及一种基于FPGA的多通道高速图像数据采集和存储系统，尤其针对高速图像传感器的快速数据采集存储领域提供了一种高速、高精度、多通道数据采集和快速存储方案。
【背景技术】
[0002]采集和存储高速图像数据在工业生产、科学研究以及国防安全领域具有重要意义。但目前常用的使用DSP或MCU控制ADC进行数据采集的方案具有以下缺点:
[0003]1、受微处理器指令周期和程控顺序执行机制的限制，ADC采样无法满足高速、精密同步并发的图像采集要求；
[0004]2、受微处理器外部接口速率限制，不支持高速串行接口，达到相同数据带宽需要数目众多的IO接口 ；
[0005]3、随着图像帧速率的提高，数据带宽成倍增长，无法解决高速图像数据的快速存储问题。
[0006]随着FPGA技术的发展，由于其时钟频率高、内部延时少、多通道并行执行以及控制逻辑直接硬件实现等特性，使得基于FPGA的数据采集存储系统成为设计趋势。
【发明内容】
[0007](一 )要解决的技术问题
[0008]本发明的目的是为了解决已有技术中的不足之处，提出一种基于FPGA的多通道高速图像数据采集和存储系统，通过对多通道模拟信号的高速并行采集和图像数据分区阵列式存储，实现对高速图像传感器信号的快速捕获和图像数据的快速存储，同时可在线调整芯片配置参数、偏置信号和控制时钟，完成对高速图像传感器帧率、动态范围等参数的调
難
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[0009]( 二 )技术方案
[0010]为达到上述目的，本发明提供了一种基于FPGA的多通道高速图像数据采集和存储系统，该系统包括信号调理模块1、A / D转换模块2、高速数据传输模块3、FPGA控制模块4、阵列式存储模块5、通讯模块6和可调配置模块7，其中，信号调理模块1、A / D转换模块2、高速数据传输模块3和FPGA控制模块4依次连接，FPGA控制模块4还同时连接于阵列式存储模块5、通讯模块6和可调配置模块7，并通过通讯模块6与上位机进行数据交互。
[0011 ] 上述方案中，所述信号调理模块I至少包括2个双通道精密差分放大器，用于对高速图像传感器输出的模拟信号进行单端转差分操作，进而提高信号抗干扰能力以及信号采集精度。所述每个双通道精密差分放大器分别具有两个输入端，每个输入端分别连接至高速图像传感器的一路模拟信号输出，以将多路模拟的单端信号转换为差分信号，信号放大比率为1: 1，这样提高了信号抗干扰能力和信号采集精度。[0012]上述方案中，所述A / D转换模块2至少包括2个双通道A / D转换器，用于对信号调理模块I输出的差分信号进行模数转换，其输入端分别与所述的至少2个双通道精密差分放大器的模拟信号输出端相连。所述双通道A / D转换器内置采样保持电路和参考电压，时钟信号由外部输入，2个A / D转换器同时并行工作；其与FPGA控制模块通过时钟CLK、使能OE及控制信号线相连，并受其控制。
[0013]上述方案中，所述高速数据传输模块3至少包括2个高速并行-串行转换器，用以将A / D转换器输出的并行数据进行高速串行化，其输出电平符合LVDS标准，提高了数据抗干扰能力及传输速率，减少了所需管脚数目。所述高速数据传输模块3的输入端分别与至少2个双通道A / D转换器的并行数据输出端相连，将A / D转换器输出的并行数据转化为高速串行数据输出，串行输出的电平符合LVDS标准。
[0014]上述方案中，所述FPGA控制模块4至少包括I个高性能FPGA芯片41，用于做数据接收、数据存储和读出、USB读写控制、偏置控制、参数设置、以及数据交互中的指令解析等工作。
[0015]上述方案中，所述FPGA控制模块4包括数据接收整理单元411、数据写入缓存单元412、存储阵列控制单元413、指令解析单元414、数据读出缓存单元415、USB读写控制单元416、偏置控制单元417、参数配置单元418和时钟产生单元419，其中:
[0016]数据接收整理单元411与高速数据传输模块3的输出端相连接，存储阵列控制单元413与阵列式存储模块5相连接，数据接收整理单元411、存储阵列控制单元413与数据写入缓存单元412、数据读出缓存单元415 —起构成图像数据的写入、读出通道；
[0017]USB读写控制单元416与通讯模块6相连接，与指令解析模块、通讯模块一起组成数据交互、指令分析、任务分配核心；
[0018]偏置控制单元417与可调偏置输出模块7通过SPI接口相连接，用于输出控制信号，调节偏置电压输出所需电平，提供给图像传感器使之正常工作；
[0019]时钟产生单元419分别与外部的高速图像传感器、A / D转换模块2、高速数据传输模块3的相连接，用于生成时钟并输出，以控制图像传感器工作帧率、A / D转换速率、数据传输速率；
[0020]参数配置单元418与外部的高速图像传感器通过SPI接口相连接。
[0021]上述方案中，所述阵列式存储模块5与FPGA控制模块相连接，至少包括第一快速存储器51和第二快速存储器52，第一快速存储器51和第二快速存储器52的数据位宽为64bit，组建双通道同时读写时位宽达128bit，最大工作频率400MHz下，数据带宽可达
6.25GBps。其受FPGA控制模块的操作控制，快速存入或读出高速图像数据。
[0022]上述方案中，所述通讯模块6包括I个支持USB协议的微处理器61，用于实现USB协议的媒介，完成FPGA控制模块和上位机之间的数据交互。所述通讯模块6与上位机之间通过USB接口进行数据交互，与FPGA控制模块之间通过数据总线和控制总线进行数据交互。
[0023]上述方案中，所述可调偏置输出模块7至少包括2个可调模拟电压输出单元和I个电压基准源，可调偏置输出模块7与FPGA控制模块经SPI接口相连接，并受其控制可调整数字电位器阻值，以获得不同电压，可调偏置输出模块7的输出端与图像传感器相连接。每个模拟电压输出单元由低噪声运算放大器和精密数字电位器构成，以基准电压源做为参考电平，根据比例放大电路原理实现。
[0024](三)有益效果
[0025]从上述技术方案中可以看出，本发明具有以下有益效果:
[0026]a.本发明提供的基于FPGA的多通道高速图像数据采集和存储系统，基于FPGA、阵列式存储的架构，实现了多通道AD的高速、高精度、精确同步并行采集和高数据带宽的快速存储；
[0027]b.本发明提供的基于FPGA的多通道高速图像数据采集和存储系统，采用了 ‘并行-串行’转换的高速数据传输设计，极大减少了 FPGA所需管脚数目，并提高了传输速率和数据抗干扰能力；
[0028]c.本发明提供的基于FPGA的多通道高速图像数据采集和存储系统，利用USB接口与上位机通讯，可根据用户需求，通过配置工作参数和调节偏置电压，动态调整高速图像传感器的帧率、动态范围等参数；
[0029]d.本发明提供的基于FPGA的多通道高速图像数据采集和存储系统，适用于高速图像传感器外的各种高速、高精度、高数据带宽、同步多通道模拟量采集和数据存储应用。
[0030]e.本发明可实现对于高速图像传感器的数据捕获和快速存储，同时也可广泛应用于有类似需求的高速、高精度、高数据率、多通道数据采集和存储应用中。
【专利附图】
【附图说明】
[0031]下面结合附图及实施例对本发明作详细说明:
[0032]图1为依照本发明实施例的基于FPGA的多通道高速图像数据采集和存储系统的示意图；
[0033]图2为图1中FPGA控制模块的示意图；
[0034]图3为依照本发明实施例的上位机下发的指令帧的结构示意图；
[0035]图4为依照本发明实施例的上报的图像数据帧的结构示意图；
[0036]图5为依照本发明实施例的实际采集和存储的图像序列的示意图。
【具体实施方式】
[0037]为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
[0038]如图1所示，图1为依照本发明实施例的基于FPGA的多通道高速图像数据采集和存储系统的示意图，该系统包括信号调理模块1、A / D转换模块2、高速数据传输模块3、FPGA控制模块4、阵列式存储模块5、通讯模块6和可调配置模块7，其中，信号调理模块1、A / D转换模块2、高速数据传输模块3和FPGA控制模块4依次连接，FPGA控制模块4还同时连接于阵列式存储模块5、通讯模块6和可调配置模块7，并通过通讯模块6与上位机进行数据交互。
[0039]其中，信号调理模块I至少包括2个双通道精密差分放大器，用于对高速图像传感器输出的模拟信号进行单端转差分操作，进而提高信号抗干扰能力以及信号采集精度。每个双通道精密差分放大器分别具有两个输入端，每个输入端分别连接至高速图像传感器的一路模拟信号输出，以将多路模拟的单端信号转换为差分信号，信号放大比率为1: 1，这样提高了信号抗干扰能力和信号采集精度。
[0040]A / D转换模块2至少包括2个双通道A / D转换器，用于对信号调理模块I输出的差分信号进行模数转换，其输入端分别与所述的至少2个双通道精密差分放大器的模拟信号输出端相连。该双通道A / D转换器内置采样保持电路和参考电压，时钟信号由外部输入，2个A / D转换器同时并行工作。其与FPGA控制模块通过时钟CLK、使能OE及控制信号线相连，并受其控制。其中双通道A / D转换器具有单电源供电、低噪声、内置采样保持电路及参考电压等特性，这至少2个高速双通道A / D转换器在时钟CLk2和输出使能OE控制下并行同时采集。
[0041]高速数据传输模块3至少包括2个高速并行-串行转换器，用以将A / D转换器输出的并行数据进行高速串行化，其输出电平符合LVDS标准，提高了数据抗干扰能力及传输速率，减少了所需管脚数目。其输入端分别与上述至少2个双通道A / D转换器的并行数据输出端相连，将A / D转换器输出的并行数据转化为高速串行数据输出，串行输出的电平符合LVDS标准。
[0042]FPGA控制模块4至少包括I个高性能FPGA芯片41，采用Altera公司Stratix III系列芯片，用于做数据接收、数据存储和读出、USB读写控制、偏置控制、参数设置、以及数据交互中的指令解析等工作。该FPGA控制模块4包括数据接收整理单元411、数据写入缓存单元412、存储阵列控制单元413、指令解析单元414、数据读出缓存单元415、USB读写控制单元416、偏置控制单元417、参数配置单元418和时钟产生单元419，其中数据接收整理单元411与高速数据传输模块3的输出端相连接，存储阵列控制单元413与阵列式存储模块5相连接，数据接收整理单元411、存储阵列控制单元413与数据写入缓存单元412、数据读出缓存单元415 —起构成图像数据的写入、读出通道。USB读写控制单元416与通讯模块6相连接(经数据总线、控制总线)，与指令解析模块414 一起组成数据交互、指令分析、任务分配核心；偏置控制单元417与可调偏置输出模块7通过SPI接口相连接，用于输出控制信号，调节偏置电压输出所需电平，提供给图像传感器使之正常工作；时钟产生单元419分别与外部的高速图像传感器、A / D转换模块2、高速数据传输模块3的相连接，用于生成时钟并输出，以控制图像传感器工作帧率、A / D转换速率、数据传输速率；参数配置单元418与外部的高速图像传感器通过SPI接口相连接。
[0043]阵列式存储模块5与FPGA控制模块相连接，至少包括2个快速数据存储器，即第一快速存储器51和第二快速存储器52，DDR2快速存储器的数据位宽为64bit，组建双通道同时读写时位宽达128bit，最大工作频率400MHz下，数据带宽可达6.25GBps。其受FPGA控制模块的操作控制，快速存入或读出高速图像数据。
[0044]通讯模块6包括I个支持USB协议的微处理器61,通讯模块6与上位机之间通过USB接口进行数据交互；通讯模块6与FPGA控制模块之间通过数据总线和控制总线进行数据交互。其主要功能是实现USB协议的媒介，完成FPGA控制模块和上位机之间的数据交互。配置为 Bulk 传输模式，巾贞长 512Byte, End Point2 为 Bulk_In 端点；End Point8 为 Bulk_Out端点。
[0045]可调偏置输出模块7至少包括2个可调模拟电压输出单元和I个电压基准源，与FPGA控制模块经SPI接口相连接，其输出端与图像传感器相连接。每个模拟电压输出单元由低噪声运算放大器和精密数字电位器构成，以基准电压源做为参考电平，根据‘比例放大电路’原理实现。可调偏置输出模块7与FPGA控制模块4通过SPI接口相连，并受其控制可调整数字电位器阻值，以获得不同电压。
[0046]以下结合图1所示的实施例对本发明提供的基于FPGA的多通道高速图像数据采集和存储系统进行详细描述，在图1所示的实施例中:
[0047]信号调理模块I包括8个双通道精密差分放大器(11、12、……、18)，这8个双通道精密差分放大器是低噪声、低谐波失真、高带宽的双通道精密差分放大器，外部控制转换增益为G=l，每个双通道精密差分放大器分别具有两个输入端，这8个双通道精密差分放大器共16个输入端分别连接至高速图像传感器的16路模拟信号输出，以将16路模拟的单端信号转换为差分信号，信号放大比率为1: 1，这样提高了信号抗干扰能力和信号采集精度。
[0048]A / D转换模块2包括8个高速双通道A / D转换器(21、22、……、28)，这8个高速双通道A / D转换器具有单电源供电、低噪声、内置采样保持电路及参考电压等特性，其关键参数如采样率计算如下:若图像传感器输出分辨率为HX V，图像帧率为F帧/秒，即每秒输出HXVXF个像素点信号，由这8个高速双通道A / D转换器的16路A / D转换器并行同时采集，也即单路AD理论所需采样率为:(HXVXF/16)SPS。考虑到实际输出图像帧之问存在冗余时间问隙等因素，选取2~5倍理论采样率。以分辨率800X600，图像帧率1000帧/秒输出计算，实际采用最大65MSPS双通道14bit模数转换器，工作时钟由外部输入，这8个高速双通道A / D转换器的输入端与信号调理模块I的16路差分输出信号相连接。经过模数转换，输出224通道并行LVCM0S-3.3V电平信号。这8个高速双通道A / D转换器在时钟CLk2和输出使能OE控制下并行同时采集。
[0049]高速数据传输模块3包括8个高速并行-串行转换器(31、32、……、38)，这8个高速并行-串行转换器的输入端与A / D转换模块3输出端的224路并行数据线相连，按照7:1的压缩比率输出(输出端为LVDS电平，符合TIA / EIA-664标准)，即每7bit并行数据转换为Ibit高速串行数据输出，串行输出速度为并行数据输出速率的7倍，故共输出32对差分数据线和8对差分时钟线，极大的减少了管脚数量，提高了传输速率和抗干扰能力。这8个高速并行-串行转换器在CLK3时钟控制下并行同时传输，工作时钟CLK3参数计算如下:若图像传感器输出分辨率为:HXV，图像帧率为:F帧/秒，单个像素A / D转换位数为:M bits，若压缩比率为K，则单个串行数据通道数据速率则为:(HXVXFXM) /32bit / s，则所需输入时钟为:(HXVXFXM) / (32XK)Hz。根据前述数据，计算可得单通道数据速率为:210Mbps，输入时钟为30MHz。考虑到实际输出图像帧之间存在冗余时间间隙等因素，选取2~5倍理论时钟频率，实际选择最高工作频率66MHz的高速并行-串行转换器。
[0050]FPGA控制模块4是I个高性能FPGA芯片41，采用Altera公司Stratix III系列芯片，用于做数据接收、数据存储和读出、USB读写控制、偏置控制、参数设置、以及数据交互中的指令解析等工作，后续详细说明。
[0051]阵列式存储模5包括至少2个DDR2快速存储器，即第一快速存储器51和第二快速存储器52，DDR2快速存储器的数据位宽为64bit，组建双通道同时读写时位宽达128bit，最大工作频率400MHz下，数据带宽可达6.25GBps。其受FPGA控制模块的操作控制，快速存入或读出高速图像数据。[0052]通讯模块6包括I个支持USB协议的微处理器61,通讯模块6与上位机之间通过USB接口连接；通讯模块6与FPGA控制模块之间通过数据总线和控制总线相连。其主要功能是实现USB协议的媒介，完成FPGA控制模块和上位机之间的数据交互。配置为Bulk传输模式，帧长 512Byte, End Point2 为 Bulk_In 端点；End Point8 为 Bulk_0ut 端点。
[0053]可调偏置输出模块7包括10个模拟电压输出单元(71、72、……、710)，以及I个基准电压源711。每个模拟电压输出单元由低噪声运算放大器和精密数字电位器构成，以基准电压源711做为参考电平，根据‘比例放大电路’原理实现。其与FPGA控制模块4通过SPI接口相连，并受其控制可调整数字电位器阻值，以获得不同电压，输出图像传感器工作所需偏置电压。
[0054]FPGA控制模块4是设计重点，以下详细说明其内部实现。如图2所示:
[0055]FPGA控制模块4是I个高性能FPGA芯片41，实际设计中在FPGA芯片内部又设置了 9个功能单元，即如图2中所示的数据接收整理单元411、数据写入缓存单元412、存储阵列控制单元413、指令解析单元414、数据读出缓存单元415、USB读写控制单元416、偏置控制单元417、参数配置单元418和时钟产生单元419。
[0056]系统工作时由指令解析单元414、USB读写控制单元416及通讯模块6组成USB数据交互通路。数据下行时，上位机整理创建指令帧，封装为USB帧结构后经USB总线传输至通讯模块6，通讯模块6根据USB协议解析后获得有效指令数据，由USB读写控制单元416读取，并最终交指令解析单元414分析指令并执行。数据上行时，指令解析单元414从数据读出缓存单元415读取相应数据，经USB读写控制单元416和通讯模块6，完成数据帧格式封装后，经USB总线上传至上位机。
[0057]当指令解析单元414接收到“配置”命令和配置参数时，控制偏置控制单元417、参数配置单元418及时钟产生单元419执行相应操作,具体包括:
[0058]a、通过SPI接口控制各数字电位器，使可调偏置输出模块7输出适当电压信号；
[0059]b、通过SPI接口下载高速图像传感器工作参数；
[0060]C、根据当前图像传感器工作参数计算CLK1，CLK2，CLK3时钟周期并输出。
[0061]当指令解析单元414接收到开始“采集”指令时，其启动数据接收整理单元411开始接收数据。其输入端与高速数据传输模块3的输出端32路串行数据通道相连，以I通道差分时钟为同步时钟基准。设计时，32路串行差分通道和8路差分时钟通道应保持等长，根据需求选择8通道差分时钟任意I通道即可。该单元输出端恢复为256路并行数据端口(注:16通道数据，每通道16bit数据，其中14bit有效数据，最高2位固定为O)写入数据写入缓存412。经过存储阵列控制单元413读取后，按照DDR2时序，分2个区域分别写入阵列式存储模块5中的第一快速存储器51和第二快速存储器52，实现图像数据的获取和快速存储。数据‘写满’后，413存储阵列控制模块自动挂起，并通知414指令解析模块不再处理“米集”指令。
[0062]当414指令解析单元接收到图像数据“上报”指令时，其复位413存储阵列控制单元中的地址指针，并启动其从5阵列式存储模块中读取数据。每次从第一快速存储器51和第二快速存储器52各读取64bit数据，重新组成128bit数据写入数据读出缓存415。其中每帧数据共读取31次‘数据读出缓存’，组成248个16bit型图像数据。每读出496Byte数据，指令解析单元414填写好同步帧头、图像帧号、帧内数据包号，组成图像数据帧，通过USB读写控制单元416和通讯模块6，最终上报至上位机。数据‘读空’后，存储阵列控制模块413自动‘挂起’，并通知指令解析单元414读取完毕。
[0063]上位机下发的指令巾贞结构如图3所示，因Bulk传输模式下设定最小巾贞长512Byte,未使用的部分填O;
[0064]上报的图像数据帧结构如图4所示，同样最小帧长为512Byte。
[0065]图5为采用本发明，实际采集和存储的图像序列(刺破装满水的气球前后时刻图像)，实际帧率1000帧/秒，分辨率800X600，14bit灰度级(实际显示采用8bit)，顺序选取前后4张图像。
[0066]以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【权利要求】
1.一种基于FPGA的多通道高速图像数据采集和存储系统，其特征在于，该系统包括信号调理模块(I)、A / D转换模块(2)、高速数据传输模块(3)、FPGA控制模块(4)、阵列式存储模块(5)、通讯模块(6)和可调配置模块(7)，其中，信号调理模块(1)、A / D转换模块(2)、高速数据传输模块(3)和FPGA控制模块(4)依次连接，FPGA控制模块(4)还同时连接于阵列式存储模块(5)、通讯模块(6)和可调配置模块(7)，并通过通讯模块(6)与上位机进行数据交互。
2.根据权利要求1所述的基于FPGA的多通道高速图像数据采集和存储系统，其特征在于，所述信号调理模块(I)至少包括2个双通道精密差分放大器，用于对高速图像传感器输出的模拟信号进行单端转差分操作，进而提高信号抗干扰能力以及信号采集精度。
3.根据权利要求2所述的基于FPGA的多通道高速图像数据采集和存储系统，其特征在于，所述每个双通道精密差分放大器分别具有两个输入端，每个输入端分别连接至高速图像传感器的一路模拟信号输出，以将多路模拟的单端信号转换为差分信号，信号放大比率为1: 1，以提高信号抗干扰能力和信号采集精度。
4.根据权利要求1所述的基于FPGA的多通道高速图像数据采集和存储系统，其特征在于，所述A / D转换模块(2)至少包括2个双通道A / D转换器，用于对信号调理模块(I)输出的差分信号进行模数转换，其输入端分别与所述的至少2个双通道精密差分放大器的模拟信号输出端相连。
5.根据权利要求4所述的基于FPGA的多通道高速图像数据采集和存储系统，其特征在于，所述双通道A / D转换器内置采样保持电路和参考电压，时钟信号由外部输入，2个A /D转换器同时并行工作；其与FPGA控制模块通过时钟CLK、使能OE及控制信号线相连，并受其控制。
6.根据权利要求1所述的基于FPGA的多通道高速图像数据采集和存储系统，其特征在于，所述高速数据传输模块(3)至少包括2个高速并行-串行转换器，用以将A / D转换器输出的并行数据进行高速串行化，其输出电平符合LVDS标准，提高数据抗干扰能力及传输速率，减少所需管脚数目。
7.根据权利要求6所述的基于FPGA的多通道高速图像数据采集和存储系统，其特征在于，所述高速数据传输模块(3)的输入端分别与至少2个双通道A / D转换器的并行数据输出端相连，将A / D转换器输出的并行数据转化为高速串行数据输出，串行输出的电平符合LVDS标准。
8.根据权利要求1所述的基于FPGA的多通道高速图像数据采集和存储系统，其特征在于，所述FPGA控制模块(4)至少包括I个高性能FPGA芯片41，用于做数据接收、数据存储和读出、USB读写控制、偏置控制、参数设置、以及数据交互中的指令解析等工作。
9.根据权利要求8所述的基于FPGA的多通道高速图像数据采集和存储系统，其特征在于，所述FPGA控制模块(4)包括数据接收整理单元(411)、数据写入缓存单元(412)、存储阵列控制单元(413)、指令解析单元(414)、数据读出缓存单元(415)、USB读写控制单元(416)、偏置控制单元(417)、参数配置单元(418)和时钟产生单元(419)，其中: 数据接收整理单元(411)与高速数据传输模块(3)的输出端相连接，存储阵列控制单元(413)与阵列式存储模块(5)相连接，数据接收整理单元(411)、存储阵列控制单元(413)与数据写入缓存单元(412)、数据读出缓存单元(415) —起构成图像数据的写入、读出通道； USB读写控制单元(416)与通讯模块(6)相连接，与指令解析模块、通讯模块一起组成数据交互、指令分析、任务分配核心； 偏置控制单元(417)与可调偏置输出模块(7)通过SPI接口相连接，用于输出控制信号，调节偏置电压输出所需电平，提供给图像传感器使之正常工作； 时钟产生单元(419)分别与外部的高速图像传感器、A / D转换模块(2)、高速数据传输模块(3)的相连接，用于生成时钟并输出，以控制图像传感器工作帧率、A / D转换速率、数据传输速率； 参数配置单元(418)与外部的高速图像传感器通过SPI接口相连接。
10.根据权利要求1所述的基于FPGA的多通道高速图像数据采集和存储系统，其特征在于，所述阵列式存储模块(5)与FPGA控制模块相连接，至少包括第一快速存储器(51)和第二快速存储器(52)，第一快速存储器(51)和第二快速存储器(52)的数据位宽为64bit，组建双通道同时读写时位宽为128bit，在最大工作频率400MHz下，数据带宽为6.25GBps ；其受FPGA控制模块的操作控制，快速存入或读出高速图像数据。
11.根据权利要求1所述的基于FPGA的多通道高速图像数据采集和存储系统，其特征在于，所述通讯模块(6)包括I个支持USB协议的微处理器(61)，用于实现USB协议的媒介，完成FPGA控制模块和上位机之间的数据交互。
12.根据权利要求11所述的基于FPGA的多通道高速图像数据采集和存储系统，其特征在于，所述通讯模块(6)与上位机之问通过USB接口进行数据交互，与FPGA控制模块之间通过数据总线和控制总线进行数据交互。
13.根据权利要求1所述的基于FPGA的多通道高速图像数据采集和存储系统，其特征在于，所述可调偏置输出模块(7)至少包括2个可调模拟电压输出单元和I个电压基准源，可调偏置输出模块(7)与FPGA控制模块经SPI接口相连接，并受其控制可调整数字电位器阻值，以获得不同电压，可调偏置输出模块⑵的输出端与图像传感器相连接。
14.根据权利要求13所述的基于FPGA的多通道高速图像数据采集和存储系统，其特征在于，每个模拟电压输出单元由低噪声运算放大器和精密数字电位器构成，以基准电压源做为参考电平，根据比例放大电路原理实现。
【文档编号】H04N5/378GK103647913SQ201310722116
【公开日】2014年3月19日 申请日期:2013年12月24日 优先权日:2013年12月24日
【发明者】秦琦, 吴南健, 曹中祥, 周杨帆 申请人:中国科学院半导体研究所