高像素高帧率的cmos图像传感器及图像采集方法
【专利摘要】本发明涉及一种高像素高帧率的CMOS图像传感器及图像采集方法，包括依次连接的像素阵列部(101)、增量ΣΔADC阵列部(102)、数字相关双采样部(103)和缓冲存储器部(104)，还包括行译码单元部(105)，行译码单元部(105)的信号输出端接像素阵列部(101)的控制端，还包括列读出控制电路(106)，列读出控制电路(106)的信号输出端接缓冲存储器部的控制端，增量ΣΔADC阵列部(102)接有电压缓冲器(107)和时钟延迟与驱动电路(108)。
【专利说明】高像素高帧率的CMOS图像传感器及图像采集方法
【技术领域】
[0001]本发明涉及一种高像素高帧率的CMOS图像传感器及图像采集方法。
【背景技术】
[0002]图像传感器是进行数字图像采集的核心部件，利用半导体材料的光电转换效应实现对光信号的捕获及向电信号的转化和后处理。在过去的二十年中，电荷耦合器件(CCD)图像传感器因其具有低固定模式噪声、低暗电流、高灵敏度、高量子效率等优点而一直主宰着图像传感器市场。然而，相比于CXD图像传感器，CMOS图像传感器可以采用成熟的CMOS工艺技术，可将敏感单元阵列、模拟、数字系统集成在单一芯片上，具有低功耗、低成本、高集成度等优点，因此，当前CMOS图像传感器已经占据了大部分的低端市场，并随着CMOS工艺技术的不断提高，而逐渐占领部分高端产品市场，CMOS图像传感器也成为国内外各研究机构的研究热点。
[0003]在CMOS图像传感器的某些应用中，如高清监控、高清电视等，需要CMOS图像传感器同时具备高像素、高帧率的特点，如果采用传统的流水线ADC方式，就需要该ADC具有非常高的转换速度，例如在高清电视中需要ADC的转换速度达到8GS/s，这么高转换速度的流水线ADC在当前的CMOS工艺下是无法实现的。
[0004]目前，在高帧率、高像素CMOS图像传感器中采用的技术是:采用列并行相关双采样和多通道ADC方式，但是这种结构导致了 ADC的宽带噪声，并且也限制了像素阵列的进一步提高。另一种方式是采用列并行ADC结构，每一列像素对应一个ADC，这种方式可以在帧率、像素阵列、功耗、噪声性能方面获得良好的折中，是当前最为流行的一种解决方式。目前列并行ADC普遍采用的是单斜式ADC或循环式ADC，然而单斜式ADC完成N_bit转换需要2N个时钟周期，限制了速度的提高；循环式ADC需要非常精确的放大器，导致了更高的功耗。Sigma-Selta(SA)是一种普遍应用于音频、视频信号领域的高精度ADC，但其复杂的时序、较高的功耗限制了在CMOS图像传感器中的应用。近年来，出现了一种处于Class-C结构的简单反相器做运算放大器的Σ AADC，获得了较低的功耗，但所采用的Class-C结构的简单反相器受工艺影响严重，线性增益范围小，严重限制了放大器的增益和带宽，也限制了其应用于的CMOS图像传感器中像素阵列和帧率的进一步提高。
【发明内容】
[0005]本发明目的在于提供一种高像素高帧率的CMOS图像传感器及图像采集方法，能够实现高像素高帧率的图像采集，并且电路结构简单，功耗低。
[0006]基于同一发明构思，本发明具有两个独立的技术方案:
[0007]1、一种高像素高帧率的CMOS图像传感器，其特征在于:包括依次连接的像素阵列部(101)、增量Σ AADC阵列部(102)、数字相关双采样部(103)和缓冲存储器部(104)，还包括行译码单元部(105)，行译码单元部(105)的信号输出端接像素阵列部(101)的控制端，还包括列读出控制电路(106)，列读出控制电路(106)的信号输出端接缓冲存储器部的控制端，增量Σ AADC阵列部(102)接有电压缓冲器(107)和时钟延迟与驱动电路(108)。
[0008]增量Σ AADC阵列部(102)采用列并行ADC结构，每一列像素对应一个Σ AADC0
[0009]增量Σ Λ ADC阵列部(102)中，每个Σ Λ ADC中的运算放大器由差分输入管(Ml)、(M2)，负载管(M3)、(M4)和尾电流源管(M5)组成，差分输入管(Ml)、(M2)的栅极分别为两个信号输入端，差分输入管(M2)的漏极为信号输出端,差分输入管(M2)的漏极与负载管(M4)的源极连接。
[0010]2、一种利用权利要求1所述高像素高帧率的CMOS图像传感器的图像采集方法，其特征在于:像素阵列部(101)在行译码单元部(105)的控制下，逐行读出，像素阵列部
(101)将光信号直流电压信号，输出至增量ΣAADC阵列部(102);增量Σ AADC阵列部
(102)在电压缓冲器(107)和时钟延迟与驱动电路(108)作用下，将像素阵列部(101)输出的置位信号和光电转换信号转化为12bit数字量，输出至数字相关双采样部(103);数字相关双采样部(103)对增量Σ AADC阵列部(102)的两次输出做减法，消除电路失调和噪声；缓冲存储器部(104)在列读出控制电路(106)的控制下，逐个读出结果。
[0011]增量Σ AADC阵列部(102)中，每一列像素对应一个Σ AADC ; Σ Λ ADC在每次转换之前，Σ AADC的调制器和数字滤波器都进行复位。
[0012]通过调整电压缓冲器(107)输出的反馈电压改变Σ AADC的输入电压范围。
[0013]本发明具有的有益效果:
[0014]本发明像素阵列部(101)、增量Σ AADC阵列部(102)、数字相关双采样部(103)和缓冲存储器部(104)依次连接，增量Σ AADC阵列部(102)在电压缓冲器(107)和时钟延迟与驱动电路(108)作用下，将像素阵列部(101)输出的置位信号和光电转换信号转化为12bit数字量，输出至数字相关双采样部(103);缓冲存储器部(104)在列读出控制电路(106)的控制下，逐个读出结果。本发明能够实现高像素高帧率的图像采集，并且电路结构简单，功耗低。
[0015]本发明数字相关双采样部(103)对增量Σ AADC阵列部(102)的两次输出做减法，能够有效消除电路失调和噪声，可以有效提高图像传感器成像质量。本发明SAADC在每次转换之前，调制器和数字滤波器都进行复位，从整体看具有Nyquist采样的特点，对每一次直流信号的转换又具有Σ Δ调制的特性，因此具有良好的线性特性。本发明增量Σ Λ ADC阵列部(102)中，每一列像素对应一个Σ Λ ADC，若要增大像素阵列，只需在相应的列上增加ADC的数量，由于采用列并行ADC结构，像素阵列提高对ADC的工作频率的要求只是在每一行的转换时间缩短，所以对ADC工作速度要求并不高，可以使图像传感器获得高帧率。本发明由电压缓冲器(107)为Σ AADC提供反馈电压，由于增量Σ AADC的输入电压范围与反馈电压大小成正比，所以可以通过调整反馈电压改变ADC的输入电压范围，从而省略了可变增益放大器。
[0016]传统Σ AADC结构复杂、控制时钟多、数字滤波器功耗高、面积大，而基于反相器的Σ AADC虽然功耗低、面积小，但反相器性能受工艺影响非常严重，线性增益范围小，严重限制了放大器的增益和带宽，也限制了像素阵列和帧率的进一步提高。本发明SAADC采用双端输入单端输出的五管运算放大器，该放大器结构简单、面积小、功耗低，由于采用了 Σ Λ调制结构，ADC降低了对运算放大器增益的要求，因此五管运放器足以满足12bit模数转换的要求。相比于反相器，本发明Σ AADC中采用的五管运算放大器有两个输入端，因此提供了共模电压的输入端，使得放大器的增益带宽受工艺影响大大降低，可以在极低功耗下获得较高的带宽，并且面积很小。
【专利附图】
【附图说明】
[0017]图1为本发明CMOS图像传感器结构框图；
[0018]图2为增量Σ Δ ADC结构简图；
[0019]图3为基于五管运放的Σ Δ调制器电路图；
[0020]图4为五管运放的电路图；
[0021]图5为基于反相器的Σ Δ调制器电路图；
[0022]图6为反相器电路图。
【具体实施方式】
[0023]如图1所示，本发明CMOS图像传感器包括依次连接的像素阵列部101、增量Σ AADC阵列部102、数字相关双采样部103和缓冲存储器部104，还包括行译码单元部105，行译码单元部105的信号输出端接像素阵列部(101)的控制端，还包括列读出控制电路106，列读出控制电路106的信号输出端接缓冲存储器部的控制端，增量Σ AADC阵列部102接有电压缓冲器107和时钟延迟与驱动电路108。
[0024]如图2所示，增量Σ AADC由积分器102-1、比较器102_2、lbit DAC102-3和降采样数字滤波器102-4组成。该Σ Λ列ADC不同于传统的Σ Λ ADC，在每次转换之前调制器和数字滤波器都进行复位，从整体看具有Nyquist采样的特点，对每一次直流信号的转换又具有Σ Δ调制的特性，因此具有良好的线性特性。本发明中的CMOS图像传感器采用了列ADC结构，每一列像素单元都对应一个Σ AADC，因此在整个芯片中包含了成百上千的ADC，对每一个ADC的要求就是要具有极低的功耗和极小的面积。
[0025]本发明增量Σ AADC的调制器部分结构如图3所示，开关S1、S5、电容CsXi以及运算放大器OPA组成开关电容积分器，比较器作为量化单元，开关S2、S3、S4和反馈电压组成IbitDAC, S6为调制器复位开关，整体结构采用两级单环结构。其中运算放大器采用5管运放结构，如图4所示，由差分输入管M1、M2，负载管M3、M4和尾电流源管M5组成，差分输入管Ml、M2的栅极分别为两个信号输入端，差分输入管M2的漏极为信号输出端，差分输入管M2的漏极与负载管M4的源极连接。该运放为差分输入单端输出，运放的输入正端作为共模电压输入端，相比于反相器结构无需通过自建立确定直流工作点，因此受工艺偏差影响很小。虽然该运放无法获得高增益，但可以在极低功耗下获得较高的带宽，并且面积很小。
[0026]作为对比，图5为现有技术降低Σ AADC功耗和面积采用的电路结构，其中反相器的结构如图6所示。由于反相器只有一个输入端，无法获得电路工作的共模电压，所以必须增加开关和电容CC，所以虽然反相器只有两个MOS管构成，但所增加的开关和电容面积要大于五管运算放大器增加的面积。
[0027]像素阵列部101首先将置位信号转化为包含失调和噪声的直流电压，像素阵列部101在行译码单元部105的控制下，逐行读出，读出电压进入增量Σ AADC阵列部102，电压缓冲器107为Σ AADC提供反馈电压，由于增量Σ AADC的输入电压范围与反馈电压大小成正比，所以可以通过调整反馈电压改变ADC的输入电压范围，从而省略了可变增益放大器。时钟延迟与驱动电路108为增量Σ AADC阵列部102提供时钟，并利用时钟间的延迟，错开ADC同时工作的峰值电流。增量Σ AADC阵列部102将像素输出的直流电压转化为12bit数字量，然后存储在数字相关双采样部103中。然后，像素阵列部101将外界的光信号转化为包含失调和噪声的直流电压，在行译码单元部105的控制下，再次逐行读出，读出电压进入增量Σ AADC阵列部102，同样转化为12bit数字量，该数字量与上次转化的置位信号数字量在数字相关双采样部103进行相减，消除失调和噪声。消除了失调和噪声的12bit数字量存储到缓冲存储器部104中，在列读出控制电路106的控制下，逐个读出结果。
【权利要求】
1.一种高像素高帧率的CMOS图像传感器，其特征在于:包括依次连接的像素阵列部(101)、增量Σ AADC阵列部(102)、数字相关双采样部(103)和缓冲存储器部(104)，还包括行译码单元部(105)，行译码单元部(105)的信号输出端接像素阵列部(101)的控制端，还包括列读出控制电路(106)，列读出控制电路(106)的信号输出端接缓冲存储器部的控制端，增量Σ AADC阵列部(102)接有电压缓冲器(107)和时钟延迟与驱动电路(108)。
2.根据权利要求1所述的高像素高帧率的CMOS图像传感器，其特征在于:增量Σ AADC阵列部(102)采用列并行ADC结构，每一列像素对应一个Σ AADC0
3.根据权利要求2所述的高像素高帧率的CMOS图像传感器，其特征在于:增量Σ AADC阵列部(102)中，每个Σ Λ ADC中的运算放大器由差分输入管(Ml)、(M2)，负载管(M3)、(M4)和尾电流源管(M5)组成，差分输入管(Ml)、(M2)的栅极分别为两个信号输入端，差分输入管(M2)的漏极为信号输出端，差分输入管(M2)的漏极与负载管(M4)的源极连接。
4.一种利用权利要求1所述高像素高帧率的CMOS图像传感器的图像采集方法，其特征在于:像素阵列部(101)在行译码单元部(105)的控制下，逐行读出，像素阵列部(101)将光信号直流电压信号，输出至增量Σ AADC阵列部(102);增量Σ AADC阵列部(102)在电压缓冲器(107)和时钟延迟与驱动电路(108)作用下，将像素阵列部(101)输出的置位信号和光电转换信号转化为12bit数字量，输出至数字相关双采样部(103);数字相关双采样部(103)对增量Σ AADC阵列部(102)的两次输出做减法，消除电路失调和噪声；缓冲存储器部(104)在列读出控制电路(106)的控制下，逐个读出结果。
5.根据权利要求4所述的方法，其特征在于:增量ΣAADC阵列部(102)中，每一列像素对应一个Σ AADC ; Σ Λ ADC在每次转换之前，Σ AADC的调制器和数字滤波器都进行复位。
6.根据权利要求5所述的方法，其特征在于:通过调整电压缓冲器(107)输出的反馈电压改变Σ AADC的输入电压范围。
【文档编号】H04N5/378GK104243867SQ201410489838
【公开日】2014年12月24日 申请日期:2014年9月23日 优先权日:2014年9月23日
【发明者】刘云涛, 邵雷, 高松松 申请人:哈尔滨工程大学