一种可变符号率调制器装置及实现方法与流程

本发明属于通信领域，尤其涉及一种可变符号率调制器装置及实现方法。

背景技术：

现代通信系统中，为了有效利用信道，需要对信号进行频谱压缩，从而提高系统的频谱利用率。随着无线通信系统的发展，系统通常根据不同的业务需求要求传输信号的速率可变，尤其在卫星通信领域，通常会根据不同的应用场景要求改变系统的采用不同的符号率进行信号传输。

目前，对于可变符号率传输系统的调制器通常采用以下方法实现：一是根据实际的传输速率，采用重新配置时钟芯片改变DAC工作时钟，例如专利CN104539262公开了一种连续可变速率的数字成型滤波处理方法，该方法的步骤包括：(1)由数字NCO产生1倍数据时钟信号A1和N倍数据时钟信号AN；(2)按照所述数据时钟信号A1对输入信号进行接收；(3)利用数据时钟信号AN对接收信号进行N倍补零插值；(4)采用数字成型滤波器插值后信号进行滤波处理；(5)对成型滤波后的信号进行变采样率的插值滤波处理。该方法当符号率范围变换范围很宽时，将受硬件平台限制而无法满足设计需求。

另一种方法是DAC采用固定时钟频率工作，根据不同的符号率采用不同级数FIR插值滤波器实现低速率到高速率的滤波器,例如中国专利CN105450310A公开了一种可变符号速率的GMSK信号发生器，包括控制单元、信息处理模块、预编码模块、成形滤波模块、多级内插模块、增益补偿模块、MSK调制模块、Farrow滤波模块、载波调制模块和数模转换D/A模块，其特征在于：控制单元对符号速率Rc、是否预编码以及注入数据内容参数进行配置并下发各个功能模块；信息处理模块和预编码模块根据控制单元下发调制参数，将生成的信息数据送入成形滤波模块进行基带成形处理；成形滤波之后信号的不同符号速率通过多级内插模块进行多级内插，增益补偿模块将多级内插模块输出信号根据选择的内插级数进行增益补偿和低通滤波；MSK调制模块将经过成形滤波模块输出信号进行积分累加，输出相位值，将依据相位值查ROM表获得相互正交的I、Q基带信号送入Farrow滤波模块进行符号速率到采样速率的分数转换；载波调制模块将经过Farrow滤波处理后的I、Q两路基带信号，分别与载波通过直接数字频率合成器DDS产生的余弦分量cos[WC(n)]、正弦分量sin[WC(n)]相乘后再相加，输出高斯最小频移键控GMSK调制信号，其中，Wc为载波角频率，n为时间分量。这种方法仅能够实现与各级FIR插值倍数相关的几种符号率传输，具有较大的局限性，同时随着符号率的多变性，对于滤波器的技术和资源的消耗也提出了很大的挑战。

技术实现要素：

本发明在于提供了一种可配置时钟管理模块、可配置插值滤波器实现一种可变符号率的调制器，以克服现有技术的不足。

为实现上述目的，本发明第一方面的目的在于提供了一种可变符号率调制器装置，其特征在于，包括：可配置时钟管理模块、调制模块、第一时钟域转换模块、成形滤波器、第二时钟域转换模块、插值滤波器、DAC数模转换器；

所述可配置时钟管理模块用于在不同的符号率下，生成不同的对应的符号率的频率时钟信号：调制模块所需要的符号率时钟信号、成形滤波器工作需要的N倍符号率时钟信号、数模转换器DAC的工作时钟信号，其中符号率时钟和N倍符号率时钟是可配置的，N为成形滤波器的插值倍数；其中f_symbol为符号率时钟的频率，f_N.symbol为N倍符号率时钟的频率；f_dac为数模转换器DAC的时钟频率；

所述调制模块将信道编码后的码元信息调制成相应的调制符号；

所述第一时钟域转换模块将调制符号从频率为f_symbol的时钟域转换到频率为f_N.symbol的时钟域，f_N.symbol＝N*f_symbo1；

所述第二时钟域转换模块将成形后的符号的频率由f_N.symbol到f_dac的时钟域转换；

所述插值滤波器的输出数据采样率为最终输出采样率；所述插值滤波器的工作时钟与输出采样率的工作时钟频率一致，其插值倍数为R＝(f_dac/f_N.symbol)，其中f_dac和N为既定参数，设计过程中通过可配置的f_N.symbol，计算得到R，然后根据R值对滤波器进行重配置操作。

优选的，所述可配置时钟管理模块包括动态重配逻辑模块、Reconfig_ROM、可配置PLL单元、后分频模块、N倍分频模块。

优选的，所述可配置时钟管理模块包括时钟驱动电路、调制器基带处理单元；

所述调制器基带处理单元外部设有DDS专用芯片；所述调制器基带处理单元为FPGA、ASIC、DSP中的一种；

所述时钟驱动电路用于增强时钟驱动能力。

优选的，所述插值滤波器为CIC插值滤波器。

优选的，所述插值滤波器为Farrow插值滤波器。

本发明的第二方面的目的在于提供一种可变符号率调制器装置的实现方法，包括以下步骤：

1)将可配置时钟管理模块生成各个模块的工作时钟，包括调制模块所需要的符号率时钟信号、成形滤波器工作需要的N倍符号率时钟信号、数模转换器DAC的工作时钟信号，其中f_symbol和f_N.symbol是可配置时钟，其中符号率时钟信号和N倍符号率时钟信号是可配置的，N为成形滤波器的插值倍数；

2)调制模块将信源进行信道编码后得到对应的调制符号，根据特定的物理层协议得到相应的调制符号；所述成形滤波器采用平方根升余弦滚降滤波器；

3)第二时钟域转换模块将成形滤波器输出的频率为f_N.symbol时钟域转换到频率为f_dac插值滤波器钟域；

4)插值滤波器将第二时钟域输出的数据f_N.symbol转换为最终输出采样率数据f_dac，其插值倍数为R＝(f_dac/f_N.symbol)。

优选的，所述步骤1)的具体过程为：

所述可配置动态重配逻辑模块检测到符号率切换配置信息，根据配置信息从Reconfig_ROM中读取PLL重配所需的控制数据并导入可配置PLL单元的重配端口，可配置PLL单元输出对应的频率f_N.symbol’，f_N.symbol’根据对应的配置信息，通过分频模块进行相应的分频，后得到工作频率f_N.symbol，f_N.symbol经过N倍分频模块N被分频后得到符号率频率f_symbol。

优选的，所述步骤1)的具体过程为：

所述调制器基带处理单元通过配置端口对DDS芯片进行配置以生成不同频率的时钟以适配不同符号率设计，所产生的时钟经过时钟驱动电路增强后输出供给调制器基带处理单元，然后所述调制器基带处理单元将增强后的时钟信号供给调制器内部各个模块进行工作。

优选的，所述步骤4)采用CIC插值滤波器将第二时钟域输出的数据f_N.symbol转换为最终输出采样率数据f_dac，其插值倍数为R＝(f_dac/f_N.symbol)。

优选的，所述步骤4)采用Farrow分数倍单级插值实现采样率f_N.symbol到f_dac的变换，其中f_dac/f_N.symbol＝M/N,M/N为滤波器对应的插值倍数；其中M和N均为整数，且M/N为f_dac/f_N.symbol的分数最简式。

本发明的有益效果是：

1.本发明采样同一套系统可实现针对可变符号率和相应的采样速率转换倍数的多采样率数字信号处理。可以较少的资源替代传统的效果，也可以也不同的实施手段达到任意符号速率的配置。与传统的方法相比，本发明所提出的技术手段具有强的适应性以及可扩展性。

2.FPGA配置灵活对资源消耗少，插值速率可以多级。

3.对PLL-Ipcore的依赖，同时也没有PLL内部的明显限制，提高了方案的适应性

附图说明

图1为本发明的结构示意图；

图2为本发明的可配置时钟管理模块示意图；

图3为本发明的可配置时钟管理模块中的PLL示意图；

图4为本发明的时钟域转换、插值、滤波示意图；

图5为本发明的CIC插值滤波器结构示意图；

图6为本发明的Farrow结构分倍插值滤波器示意图；

图7为本发明的可配置时钟管理模块扩展示意图。

具体实施方式

为了更好的理解本发明所提出的技术方案，下面结合附图和具体的实施例对本发明作进一步阐述。

如图1所示，可配置时钟管理模块生成调制器所需要的各种频率的工作时钟：调制模块所需要的符号率时钟信号、成形滤波器工作需要的N倍符号率时钟信号、数模转换器DAC的工作时钟信号，其中符号率时钟和N倍符号率时钟是可配置的，N为成形滤波器的插值倍数；f_symbol为符号率时钟的频率，f_N.symbol为N倍符号率时钟的频率；f_dac为数模转换器DAC的时钟频率。

经过信道编码后的信源经过调制模块后得到对应的调制符号，再根据特定的物理层协议得到相应的调制符号。成形滤波器实现调制符号的插值、成形滤波，成形滤波器一般采用平方根升余弦滚降滤波器(Square-root-raised-cosine，SRRC滤波器)实现。

第二钟域转换模块实现成形滤波器输出时钟域f_N.symbol到插值滤波器时钟域转换，便于插值滤波器实现实现插值滤波。

插值滤波器的输出数据采样率为最终输出采样率，设计时插值滤波器工作时钟与输出采样率与其工作时钟一致，其插值倍数为R＝(f_dac/f_N.symbol)，插值滤波器的可配置特征与f_N.symbol的可配置性相结合，是满足本调制器可变符号率的关键。其中f_dac和N为既定参数，设计过程中通过可配置的f_N.symbol，计算得到R，然后根据R值对滤波器进行重配置操作。

如图2所示，以FPGA(现场可编程逻辑门阵列)器件为实现平台的一种可配置管理模块的一种实施例，利用FPGA内部的动态可重配PLL作为模块实现可配置时钟生成。

PLL具有内部可重配特性，但其输出范围受限于输入参考时钟Ref_clk及其内部结构。在本发明中在动态配置PLL后级增加了后分频模块，用于扩展PLL输出的输出范围。

对于图2的可重配时钟管理模块，其具体工作流程描述如下：动态重配逻辑模块检测到符号率切换配置信息，根据配置信息从Reconfig_ROM(重配数据存储单元)中读取PLL重配所需的控制数据并导入可配置PLL单元的重配端口，PLL单元输出对应的频率f_N.symbol’，f_N.symbol’根据对应的配置信息，通过后分频模块进行相应的分频，然后得到工作频率f_N.symbol，f_N.symbol再经过N倍分频模块N倍分频后得到符号率频率f_symbol。

为了更加清晰地说明本实施例中加入后级d倍分频模块提高PLL输出范围的原理，举下面一个简单例子：

如图3所示为PLL电路示意图，PLL输出时钟频率计算公式：

F_symbol’＝Ref_Clk*m/(n*k)/d

其中，Ref_Clk为PLL输入参考时钟，D为后分频参数，m、n、k均为PLL内部参数。假设，Ref_clk＝64MHz,时钟模块的目标是生成一个f_N.symbol＝0.125MHz的时钟，则PLL自动生成的内部参数为：m＝10，n＝1，k＝512，若没有后级的d倍分频其，则PLL由于其自身参数限制(为了保证PLL稳定性对于VCO端输出频率具有严格的限制，因此m,n,k这些参数并不是任意设定的)，PLL的输出为f_N.symbol’＝64MHz*10/1/512＝1.25MHz，这并不是方案需要的时钟频率，因此在本发明中增加了后级分频模块，分频值为d＝10，对应的f_N.symbol＝f_N.symbol’/d＝0.125MHz。由于f_N.symbol＝N*f_symbol，因此只需要在后级设计一个N倍分频电路就可以得到f_symbol。

经过可配置时钟管理模块生成的个时钟供给各个子模块工作，调制模块在f_symbol下工作，根据特定的调制方式完成编码码元到IQ符号的映射。

第一时钟域转换模块将IQ符号由f_symbol的工作时钟转换的f_N.symbol时钟域，便于后级实现插值操作。时钟域转换、插值、滤波的效果示意图如4所示。经过成形滤波后的数据经过第二时钟域转换模块后，需要将数据由时钟域f_N.symbol转换到f_dac时钟域，在f_dac时钟域完成插值操作。因此插值滤波需要根据f_dac和f_N.symbol之间的关系进行设计。

如图5所示，经过成形后的数据经过R倍插值，数据速率转换为f_dac，CIC频域补偿滤波的目的是为了补偿CIC滤波频域波动。该实施例中，限定了R＝f_dac/f_N.symbol为整数。采用插值倍数可配置的CIC插值滤波器实现不同的采样率计算，f_dac为固定值，利用可重配PLL可以将f_N.symbol配置为：f_N.symbol＝f_dac/R，其中R＝1,2,3….N。因此，这种实施例支持多级符号率的范围为：f_dac、f_dac/2、…、f_dac/(N-1)、f_dac/N共N种符号率等级，可以满足多级应用。

如图6所示，作为另一种插值滤波器的实施例，采用Farrow分数倍(任意倍数)单级插值实现采样率f_N.symbol到f_dac的变换，其中f_dac/f_N.symbol＝M/N,M/N为滤波器对应的插值倍数。由于Farrow结构的滤波器支持任意分数倍插值滤波器，因此可以实现任意的f_N.symbol到f_dac的采样率转换操作。滤波器输出提供的输入参数为M和N，其中M和N均为整数，f_dac/f_N.symbol值的分子分母均为整数,且M/N为f_dac/f_N.symbol的最简分式。Farrow结构是一种常用结构的滤波器，可与PLL配合可以实现任意符号率的采样率转换，从而达到支持连续符号率的应用需求。

如图7所示，可配置时钟管理模块的另外一种扩展实施例，使得本发明的不局限于采用可重配PLL的产生相应的可变时钟。在调制器基带处理单元(可以是FPGA、ASIC或DSP)外部增加了DDS专用芯片，由调制器基带处理单元通过配置端口对DDS芯片进行配置以生成不同频率的时钟以适配不同符号率设计，所产生的时钟经过时钟驱动电路增强后输出供给调制器基带处理单元，然后所述调制器基带处理单元将增强后的时钟信号供给调制器内部各个模块进行工作。这种方案摆脱了对PLL-Ipcore的依赖，同时也没有PLL内部的明显限制，提高了方案的适应性。

根据上述说明书的揭示和教导，本发明所属领域的技术人员还可以对上述实施方式进行变更和修改。因此，本发明并不局限于上面揭示和描述的具体实施方式，对发明的一些修改和变更也应当落入本发明的权利要求的保护范围内。此外，尽管本说明书中使用了一些特定的术语，但这些术语只是为了方便说明，并不对本发明构成任何限制。