图像传感器像素和成像系统的制作方法

本实用新型涉及固态图像传感器阵列，并且更具体地讲，涉及从衬底背面照明并在全局快门(GS)模式下工作的高动态范围(HDR)互补金属氧化物半导体(CMOS)图像传感器阵列。

背景技术：

全局快门图像传感器在每个图像传感器像素中需要额外电荷存储节点，这些节点会占用很大一部分可用像素区域，从而增加图像传感器成本。在HDR图像传感器中，因为在像素中存储更大量电荷的额外需求比在非HDR图像传感器中更大，该问题进一步加剧。

典型的图像传感器可通过以下方式来感测光：将碰撞光子转换成积聚(收集)到传感器像素中的电子(或空穴)。在完成每个积聚周期之后，收集到的电荷被转换为电压信号，这些电压信号被提供给与图像传感器关联的对应输出端子。通常，电荷到电压的转换直接在像素中进行，并且所得模拟像素电压信号通过各种像素寻址和扫描方案被传输至输出端子。在被传送至片外之前，模拟电压信号可在片上被转换为数字同等信号。每个像素包括缓冲放大器(即源极跟随器)，该缓冲放大器驱动经由相应寻址晶体管连接至像素的输出感测线。

在电荷到电压的转换完成并且所得信号从像素传输出去之后，会在后续积聚周期开始之前将像素复位。在包括用作电荷检测节点的浮动扩散(FD)的像素中，该复位操作通过暂时接通复位晶体管来完成，该晶体管将浮动扩散节点连接至电压参考(通常为像素电流漏极节点)以排放(或移除)转移至FD节点上的一切电荷。然而，使用复位晶体管从浮动扩散节点移除电荷会生成热kTC复位噪声，如在本领域所熟知。必须使用相关双采样(CDS)信号处理技术来移除该kTC复位噪声以达到所需的低噪声性能。利 用CDS的典型CMOS图像传感器每个像素需要至少三个(3T)或四个晶体管(4T)。

标准CMOS传感器无法用于全局快门操作，因为对应的像素阵列在连续模式下逐行进行扫描。逐行扫描像素阵列会在图像中生成不期望的时间扭曲。因此在执行全局快门操作时，有必要在每个像素中并入另一个存储站点，该站点可将从所有光电二极管转移的电荷一次同时存储至像素。然后电荷在该存储站点等待被以逐行方式连续扫描。

高动态范围(HDR)操作难以采用该设备概念，因为必须将大量电荷存储在像素中。该问题通常通过向一组像素中的一些传感器行或像素分配较短的积聚时间来解决。然而，该方法会影响图像传感器的低光级分辨率，并且可导致快速变化的场景照明出现问题。另一个方法是对通常具有较高噪声的电压转换特性使用对数电荷，这也会影响低光级性能。

因此，能够在全局快门操作模式中为大范围照明水平提供改善的图像传感器像素是期望的。

技术实现要素：

根据本实用新型的一个方面的实施例，提供一种图像传感器像素，其特征在于包括：响应于图像光而生成电荷的光电二极管；存储所生成的电荷的电荷存储区；耦接在所述光电二极管和所述电荷存储区之间的全局快门晶体管，其中所述全局快门晶体管被配置成将所生成的电荷从所述光电二极管转移到所述电荷存储区；电容器；以及耦接在所述光电二极管和所述电容器之间的晶体管，其中所述晶体管被配置成将溢流(overflow)电荷从所述光电二极管转移到所述电容器。

根据本实用新型的上述图像传感器像素的一个单独实施例，其特征在于所述晶体管被配置成当所生成的电荷达到给定阈值电平时将电荷转移离开所述光电二极管并朝向所述电容器，并且其中所述晶体管被配置成当所生成的电荷低于所述给定阈值时不将任何电荷转移离开所述光电二极管。

根据本实用新型的上述图像传感器像素的一个单独实施例，其特征在于所述图像传感器像素形成于像素衬底中，并且其中所述电荷存储区的至少一部分形成于所述全局快门晶体管正下方的所述像素衬底中。

根据本实用新型的上述图像传感器像素的一个单独实施例，其特征在于还包括：复位晶体管，其中所述复位晶体管耦接在所述电容器和所述晶体管的栅极端子之间，并且其中所述复位晶体管被配置成复位存储在所述电容器上的电荷。

根据本实用新型的上述图像传感器像素的一个单独实施例，其特征在于所述复位晶体管的源极端子耦接到所述电容器的第一端子，并且其中所述电容器的第二端子耦接至所述晶体管的漏极端子。

根据本实用新型的上述图像传感器像素的一个单独实施例，其特征在于所述晶体管的所述栅极端子以及所述复位晶体管的漏极端子分别耦接到所述电容器的所述第二端子。

根据本实用新型的上述图像传感器像素的一个单独实施例，其特征在于所述晶体管包括预定的沟道电势调整注入物。

根据本实用新型的上述图像传感器像素的一个单独实施例，其特征在于还包括：浮动扩散节点；以及耦接在所述浮动扩散节点和所述电荷存储区之间的额外电荷转移晶体管，其中所述额外电荷转移晶体管被配置成将所生成的电荷从所述电荷存储区转移到所述浮动扩散节点。

根据本实用新型的上述图像传感器像素的一个单独实施例，其特征在于还包括：源极跟随器晶体管；寻址晶体管；以及像素行地址线，其中所述像素行地址线将行控制信号传递至所述寻址晶体管以选择要读取的所述图像传感器像素。

根据本实用新型的上述图像传感器像素的一个单独实施例，其特征在于所述晶体管的漏极端子连接至所述晶体管的栅极端子并且连接至所述电容器。

根据本实用新型的上述图像传感器像素的一个单独实施例，其特征在于所述电荷存储区包括电势阱以及阈值调节注入物，其中所述电势阱存储所生成的电荷并且所述阈值调节注入物防止生成暗电流。

根据本实用新型的上述图像传感器像素的一个单独实施例，其特征在于所述晶体管包括结型栅极晶体管。

根据本实用新型的上述图像传感器像素的一个单独实施例，其特征在于所述晶体管包括与n+型掺杂结相邻的p型掺杂势垒。

根据本实用新型的另一个方面的实施例，提供一种图像传感器像素，其特征在于包括：响应于图像光而生成电荷的光电二极管；被配置成存储所生成的电荷的电荷存储区；耦接在所述光电二极管和所述电荷存储区之间的电荷转移晶体管；电阻器，其中所述电阻器被配置成将所生成的电荷中的至少一些转移离开所述光电二极管；以及耦接在所述光电二极管和所述电阻器之间的晶体管。

根据本实用新型的上述图像传感器像素的一个单独实施例，其特征在于所述电荷存储区包括受钉扎二极管。

根据本实用新型的上述图像传感器像素的一个单独实施例，其特征在于所述晶体管展现出电荷溢流势垒电势，并且其中所述电荷溢流势垒电势随着所生成的电荷从所述光电二极管流动至所述电阻器而增大。

根据本实用新型的上述图像传感器像素的一个单独实施例，其特征在于所述晶体管包括结型栅极晶体管，并且其中所述结型栅极晶体管包括横向可扩展的p+型掺杂栅极。

根据本实用新型的上述图像传感器像素的一个单独实施例，其特征在于所述电阻器耦接在所述晶体管和参考电压线之间。

根据本实用新型的再一个方面的实施例，提供一种成像系统，其特征在于包括：中央处理单元；存储器；输入-输出电路；以及成像设备，其中所述成像设备包括：图像传感器像素的阵列，以及将图像聚焦到所述阵列上的透镜，其中所述图像传感器像素中的给定一个像素包括：响应于图像光而生成电荷的光电二极管；被配置成存储所述光电二极管生成的电荷的电荷存储区；耦接在所述光电二极管和所述电荷存储区之间的第一电荷转移晶体管，其中全局快门信号激活所述第一电荷转移晶体管以将所生成的电荷从所述光电二极管转移到所述电荷存储区；电容器，其中所述电容器被配置成将溢流电荷转移离开所述光电二极管；浮动扩散区；以及耦接在所述电荷存储区和所述浮动扩散区之间的第二电荷转 移晶体管，其中所述第二电荷转移晶体管被配置成将所生成的电荷从所述电荷存储区转移到所述浮动扩散区。

根据本实用新型的上述成像系统的一个单独实施例，其特征在于所述电容器包括多个电容器中的一个，所述电容器被配置成将溢流电荷转移离开所述图像传感器像素的阵列中的对应光电二极管，其中所述图像传感器像素的阵列包括多个图像传感器像素，该所述多个图像传感器像素中的每一个具有所述多个电容器中的相应一个，并且其中所述多个电容器中的每一个具有不同的各自电容值。

附图说明

图1是GS图像传感器像素的横截面侧视图，该像素包括光电二极管、全局电荷转移门、电荷存储受钉扎二极管、电荷读出转移门以及置于p型掺杂阱中的浮动扩散和各种偏置条件的对应电势分布。

图2是根据实施例的示例性图像传感器像素的电路图，该像素具有为像素电荷溢流提供势垒的n沟道MOS FET、用于存储电荷溢流的电容器以及用于存储电荷的紧凑埋设沟道MOS电荷转移势垒阱栅极结构。

图3是根据实施例的具有埋设沟道全局电荷转移-存储栅极和用于各种像素偏置条件的对应电势分布的示例性图像传感器像素的横截面侧视图。

图4是根据实施例的示例性图像传感器像素的电路图，该像素具有为像素电荷溢流提供势垒的n沟道结型FET、连接至JFET漏极的高值电阻器以及用于存储电荷的紧凑埋设沟道MOS势垒阱栅极结构。

图5是根据实施例的具有带溢流势垒调制功能的电荷溢流结构和埋设沟道全局电荷转移-存储栅极以及用于各种像素偏置条件的不同像素区域下的对应电势分布的示例性图像传感器像素的横截面侧视图。

图6是根据实施例的示例性图，该图示出在电荷读出期间图2和3中所示类型的像素光电二极管中收集的电子数目和来自像素的对应输出电压之间的关系。

图7是根据实施例的采用结合图2-6所示和描述的图像传感器像素的处理器系统的框图。

具体实施方式

图1示出GS设备的简化横截面视图和GS设备的每个像素区域下的对应电势分布。如图1所示，像素100可包括像素电荷存储节点区域SD。像素电荷存储节点区域SD可占用与像素光电二极管PD几乎相同的像素区域。

光生电荷129可被收集于光电二极管区域PD，该区域可与像素电荷转移晶体管的电荷转移门110相邻。像素可在衬底的背表面上沉积有p+型掺杂层102的衬底101中制造。层102可防止界面态生成过多暗电流。设备衬底可进一步包括位于p+型掺杂层102上方的外延p型掺杂层115。进入该区域的光子130可生成载流子，这些载流子可被收集至在区域108中形成的光电二极管的电势阱中。外延层115的表面可由氧化物层109覆盖，该氧化物层隔离所有栅极，诸如来自衬底的掺杂多晶硅全局快门电荷转移门GS 110。多晶硅栅极可具有沉积在其顶部的掩模盖氧化物111和120，这些氧化物用作图案化硬掩模以及用于形成PD电荷存储区的离子注入的额外屏蔽掩模。PD可由n型掺杂层108以及p+型掺杂电势钉扎层107形成，p+型掺杂电势钉扎层与p+型掺杂层102相似，可减少界面态生成的暗电流。在一些情况下，可能有利的是还将侧壁间隔物116掺入结构，该结构用于控制p+型掺杂层107和电荷存储层108的相互边缘位置。与像素活动区域以及地面的接触可通过在沉积的中间层(IL)氧化物层112中开孔113并在这些孔中填入金属塞114而实现。可将数个额外的IL氧化物层沉积在设备表面上以提供金属到金属互连隔离(为简便起见，未在图1中示出)。像素到像素隔离可通过像素分离注入物105和106完成。

为了实现全局快门操作，可将额外的电荷存储节点添加至像素。添加的区域可为具有对应的钉扎注入物117的SD阱n型掺杂区域118。这些注入物可在PD中与区域108和107同时制造，并且可使用相同的注入剂量和能量。为执行读出操作可添加转移门(TX)，并且转移门被用于在逐行连续读出期间将电荷从存储阱SD转移至浮动扩散FD 104。FD区域104可被置于p阱103中，该p阱也可包含像素电路晶体管(为简便起见，未在图1中示出)。

通过向全局快门(GS)转移门110施加脉冲可激活全局快门。该栅极在其一部分区域下可具有额外的注入区域128，该额外的注入区域形成势垒，从而防止电荷在电荷转移到存储区域期间流回PD。向GS栅极施加脉冲可 导致在该栅极下的电势分布从电平124变为电平123并回到电平124。在积聚周期期间在PD电势阱121中累积的电荷可被转移至存储阱122。在读出循环期间，可对所选行的TX栅极施加脉冲，这导致TX栅极下的电势分布从电平126变为电平125并回到电平126。这使得载流子流动至FD区域并使其电势从复位电平127改变。该改变可由SF晶体管感测到并被传递给位于图像传感器阵列周边的阵列列信号处理电路(为简便起见，未在图1中示出)。

图2中示出了根据实施例的示例性图像传感器像素的简化电路图。如图2所示，像素电路200可包括光电二极管(PD)201，该光电二极管收集光生电荷。PD可耦接到电荷溢流电路，该电荷溢流电路包括埋设或表面沟道晶体管202、溢流电荷累积电容器203以及复位晶体管204。PD 201可耦接到全局电荷转移存储晶体管栅极205、读出TX电荷转移晶体管207、FD节点217以及源极跟随器(SF)晶体管209的栅极。FD节点217可通过复位晶体管208复位至Vdd列偏置线211，该偏置线也可连接至SF晶体管209的漏极。SF晶体管209的源极端子可通过寻址晶体管210被连接至列信号线212。像素电路可进一步包括像素复位晶体管206，该晶体管在其栅极适当偏置之后用作抗光晕电荷溢流晶体管。晶体管206可从光电二极管201完全移除所有电荷，从而防止电荷在光电二极管201处进一步累积。

电荷溢流电路可包括晶体管202和电容器203，该晶体管和电容器用于从高光级照明条件下的像素移除大约90％的电荷。像素中剩余的10％的电荷被用于信号读出电路以重构HDR信号。在低光级像素照明条件下，电荷溢流电路不会从像素移除电荷。像素读出操作可通过经由电荷转移控制线218、行寻址控制线221以及复位控制线219(例如线218、221和219可为耦接到行控制电路的行控制线)提供适当的脉冲来控制。使用像素200的全局快门操作可通过经由溢流电容器复位控制线215、像素抗光晕/复位线213、溢流电容器偏置线Vb 214以及全局快门控制线216(例如线215、213、214和216可为耦接到列控制和读出电路的列控制线)提供的控制信号来控制。电荷转移存储晶体管205包括电荷势垒转移区域以及埋设沟道电荷存储区，并且可被偏置使得在电荷存储期间，该栅极下的硅-二氧化硅界面由孔填充，由此最大程度减少界面态生成的暗电流。该结构对于全局 快门电荷存储是优选的，因为它在利用重要像素区域上非常有效，并且不会促使过多暗电流生成。

图3是示例性像素和对应电势图的横截面视图。如图3所示，像素300可为全局快门高动态范围像素(例如像素，诸如图2中所示的像素200)。光生电荷338可被收集于PD区域内，该区域可与电荷转移存储晶体管的电荷转移存储栅极310相邻。像素可在背表面沉积有p+型掺杂层302的衬底301中制造。层302可防止界面态生成过多暗电流。设备衬底可进一步包括位于p+型掺杂层302上方的外延p型掺杂外延层315。光生载流子可被收集至在区域308内形成的光电二极管的电势阱中。外延层315的表面可由氧化物层309覆盖，该氧化物层隔离所有掺杂多晶硅栅极，诸如来自衬底中的全局快门电荷转移存储栅极GS 310。多晶硅栅极可具有沉积在其顶部的掩模盖氧化物311，该氧化物可用作图案化硬掩模以及用于形成PD电荷存储区的离子注入的额外屏蔽掩模。PD可由n型掺杂层308以及p+型掺杂电势钉扎层307形成，p+型掺杂电势钉扎层与p+型掺杂层302相似，可减少界面态生成的暗电流。在一些情况下，可能有利的是还将侧壁间隔物316掺入结构，该结构可用于控制p+型掺杂层307和电荷存储层308的相互边缘位置。与像素活动区域以及地面的接触可通过在沉积的层间(IL)氧化物层312中开孔313并在这些孔中填入金属塞314而实现。可将数个额外的IL氧化物层沉积在设备表面上以提供金属到金属互连隔离(为简便起见，未示出)。像素到像素隔离可通过像素分离注入物305和306完成。

要执行全局快门操作，可在电荷转移存储栅极310下形成额外的电荷存储阱。例如，阱318和阈值调节注入物317可能在栅极310下形成，当GS栅极在其电荷存储模式下被偏置时该阈值调节注入物可防止生成过多暗电流。GS栅极310(例如和图2的栅极205相似)可与电荷转移门TX 319接合，该电荷转移门被用于在信号逐行连续读出期间将电荷从存储阱转移至FD 304。可将FD区域304屏蔽以阻止p型掺杂BTP区域303收集杂散电荷。该区域还可在像素电路晶体管(为简便起见未示出)下方延伸。

像素300的HDR功能可通过将埋设或表面沟道晶体管添加至耦接到受钉扎PD的像素来实现。埋设或表面沟道晶体管可包括晶体管栅极320和漏极323。适当的电势分布可由该区域内埋设或表面沟道注入物321和322形 成。晶体管设计使得它提供电荷溢流势垒，引导溢流电荷流入电荷溢流电容器339，由此降低其复位电平偏置并因此增大像素中累积的电荷的电荷溢流势垒。在高光级照明处的像素生成的电荷中大约90％可因而被转移至电荷溢流电容器339并且仅10％的电荷可保留在像素中(例如)。该功能在图3中所示的电势图中指出，其中PD电势电平324和溢流势垒325代表低光级条件。随着电荷在PD中累积，电势逐渐下降到电平326并进一步下降到电平327。该变动由电势溢流势垒促进，该势垒将电势从空PD电平325降低至更高光照明电平328。电势溢流势垒还可进一步将电势降低至低于更高光照明电平328。势垒降低由漏极栅极连接促进并且由于漏极323降低其偏置复位电平329至电平330，栅极偏置会沿用该变动。

全局快门操作通过同时为像素阵列的所有像素向全局快门电荷转移存储栅极310施加脉冲而继续。在电势分布图中，这由栅极310下的电势从电平332改变至电平331然后恢复的变动来指示。该顺序后接逐行读出，该读出通过向TX栅极319施加读出电荷转移脉冲来激活。这导致该栅极下的电势从电平333改变至电平334然后恢复。因此该动作将电荷从GS存储阱转移至FD上并改变其复位电平335至信号电平336。

由于大约10％的高光级照明电荷可存储在像素中，因此无需增大像素大小。这会有效抑制像素动态范围，该动态范围之后在信号处理电路中恢复。在另一方面，低光级照明电荷不受影响。这样可保留像素高敏感度以及低噪声而不会影响图像传感器阵列分辨率。

另一种图像传感器像素的适合布置在图4中示出。如图4所示，像素400可包括收集光生电荷的PD 401。PD可耦接到特殊电荷溢流电路，该电路包括JFET晶体管402和高值晶体管403(例如具有相对较大的电阻值的晶体管)。PD可进一步耦接到全局电荷转移存储晶体管栅极405、读出TX电荷转移晶体管407、FD节点404以及p沟道SF晶体管409的栅极。FD节点404可由复位晶体管408复位至列偏置线410提供的电平Vref。p沟道SF晶体管409的源极可耦接到列信号线411并且晶体管409的漏极可连接至像素接地部。像素电路可进一步包括像素复位晶体管406，该晶体管在其栅极适当偏置之后也用作抗光晕电荷溢流晶体管。晶体管406具备从 像素完全移除所有电荷并由此防止电荷进一步累积的能力。电荷溢流电路可包括晶体管402和高值电阻器403。

电荷溢流电路可用于从高光级照明条件(例如)下的像素移除约90％的电荷。像素中剩余的10％的电荷可被用于信号读出电路以重构HDR信号。在低光级像素照明条件下，没有电荷可通过电荷溢流电路从像素被移除。像素读出操作可通过经由行电荷转移读出控制线414和FD节点行复位控制线415向像素提供适当的脉冲来控制。使用像素400的全局快门操作可通过经由像素抗光晕/复位线412以及全局快门控制线413(例如线412和413可为耦接到列控制和读出电路的列控制线)提供的控制信号来控制。电荷转移存储晶体管405包括电荷转移势垒区域以及埋设沟道电荷存储区，该电荷转移存储晶体管可被偏置使得在电荷存储期间，栅极下的硅-二氧化硅界面由孔填充，由此最大程度减少界面态生成的暗电流。在图4的例子中的HDR GS像素设计可比图2更简单，因为图4的例子需要的像素控制信号更少

图5是示例性像素和对应电势图的横截面视图。如图5所示，像素500可为全局快门高动态范围(例如像素，诸如图5中所示的像素500)。光生电荷538可被收集于PD区域内，该区域可与电荷转移晶体管的电荷转移门510相邻。像素可以在可在背表面沉积有p+型掺杂层502的衬底501中制造。层502可防止界面态生成过多暗电流。设备衬底可进一步包括位于p+型掺杂层502上方的外延p型掺杂层515其。光生载流子可被收集至在区域508内形成的光电二极管的电势阱中。外延层515的表面可由氧化物层509覆盖，该氧化物层隔离栅极，诸如来自衬底的掺杂多晶硅全局快门电荷转移存储栅极GS 510。多晶硅栅极可具有沉积在其顶部的掩模盖氧化物511，该氧化物用作图案化硬掩模以及用于形成PD电荷存储区的离子注入的额外屏蔽掩模。PD可由n型掺杂层508以及p+型掺杂电势钉扎层507形成，p+型掺杂电势钉扎层与p+型掺杂层502相似，可减少界面态生成的暗电流。在一些情况下，可能有利的是还将侧壁间隔物516掺入结构，该结构用于控制p+型掺杂层507和电荷存储层508的相互边缘位置。与像素活动区域以及地面的接触可通过在沉积的层间(IL)氧化物层512中开孔513并在这些孔中填入金属塞514而实现。可将数个额外的IL氧化物层沉积在设 备表面上以提供金属到金属互连隔离(为简便起见，未示出)。像素到像素隔离可通过像素分离注入物505和506完成。

要执行全局快门操作，可在电荷转移存储栅极510下形成额外的电荷存储阱。例如，阱518和阈值调节注入物517可能在栅极510下形成，当GS栅极在其电荷存储模式下被偏置时该阈值调节注入物可防止生成过多暗电流的。GS栅极510(例如和图4的栅极405相似)可与电荷转移门TX519接合，该电荷转移门被用于在信号逐行连续读出期间将电荷从存储阱转移至FD 504。可将FD区域504屏蔽以阻止p型掺杂BTP区域503收集杂散电荷。该区域还可在像素电路晶体管(为简便起见未示出)下方延伸。

像素的HDR功能可通过将JFET晶体管添加至耦接到受钉扎PD的像素来实现。JFET晶体管可通过横向可扩展的p+型掺杂栅极520-521和漏极523形成。可通过沟道注入物522以及形成横向可扩展栅极520-521的注入物来形成合适的电势分布。该JFET晶体管设计使得它提供电荷溢流势垒，引导溢流电荷流入电荷溢流高值电阻器539，由此降低JFET漏极523的偏置并因此增大像素中累积的电荷的电荷溢流势垒。JFET漏极偏置因此调节电荷溢流势垒。在高光级照明处的像素生成的电荷大约90％可因此被转移至电荷溢流电阻器539而仅10％的电荷可保留在像素中(例如)。该功能在电势图中指出，其中PD电势电平524和溢流势垒525代表低光级条件。随着电荷在PD中累积，电势逐渐下降到电平526并进一步下降到电平527。该变动由电势溢流势垒促进，从空PD电平525降低至更高光照明电平528。电势溢流势垒还可进一步将电势降低至低于更高照明电平528。该势垒降低由漏极引发的势垒调制促进。随着漏极523的电势电平从溢流电流偏置电平529降低至电平530，势垒调制也沿用该变动。

图2-5的例子仅用于举例说明，并不用于限制本实用新型的范围。在另一合适布置中，图4和5的高值电阻器可由具有复位晶体管的电容器替代。在又一个合适的布置中，如图2所示的MOS FET晶体管可由结型栅极晶体管替代。通过使用相同掩模仅先注入p型掺杂势垒然后是n+型掺杂结区域来构建这样的结构也是有可能的。一般而言，其他任何所需的GS电荷存储结构可用于图2-5的布置，诸如结合图1描述的GS电荷存储结构。

图6是示例性图，其示出像素电压输出依赖于像素中收集的载流子的数目。如图6所示，图6包括部分601，该部分表示没有电荷因电荷溢流而从PD丢失的情况。图6的部分602表示存在电荷溢流至电容器的情况(例如16毫微微法拉电容器)。这个例子仅为示例性的。一般而言，可使用其他电容器的电容值并且可使用旨在用于电荷溢流在其中开始的其他阈值。在另一种合适的布置中，具有不同电容器值以及不同溢流阈值的像素可被组织为超级像素组或被组织为图像传感器阵列的交替行，从而实现额外的动态范围提升，而不会在低光级照明条件下损失分辨率或灵敏度。

图7以简化形式示出了典型处理器系统10，诸如数字相机，其包括成像设备，诸如成像设备1001(例如成像设备1001，诸如包括背面照明全局快门像素的图像传感器，该像素如上文结合图2-6所述具有电荷溢流结构)。处理器系统1000是可包括成像设备1001的具有数字电路的示例性系统。在不进行限制的前提下，这种系统可包括计算机系统、静态或视频摄像机系统、扫描仪、机器视觉、车辆导航、视频电话、监控系统、自动对焦系统、星体跟踪器系统、运动检测系统、图像稳定系统以及其他采用成像设备的系统。

处理器系统1000(其可为数字照相机或摄像机系统)可包含用于在按压快门释放按钮1097时将图像聚焦到像素阵列上的透镜，诸如透镜1096。处理器系统1000可包括中央处理单元，诸如中央处理单元(CPU)1095。CPU 1095可以是微处理器，它控制相机功能和一个或多个图像流功能，并通过总线(诸如总线1093)与一个或多个输入/输出(I/O)设备1091通信。成像设备1001还可通过总线1093与CPU 1095通信。系统1000可包括随机存取存储器(RAM)1092和可移动存储器1094。可移动存储器1094可包括通过总线1093与CPU 1095通信的闪存存储器。成像设备1001可在单个集成电路上或在不同芯片上与CPU 1095相组合，并可具有或没有存储器。尽管总线1093被示为单总线，但该总线也可以是一个或多个总线或桥接器或其他用于互连系统组件的通信路径。

描述了各种实施例，示出了具有电荷溢流缓解结构的成像系统(例如图像传感器像素阵列)，该结构可在像素阵列以全局快门操作方式操作时 允许更小的电荷存储区。动态范围相对于传统成像系统也得到增大。阵列可进一步包括大量以行和列布置的图像传感器像素。

图像传感器像素可各自包括响应于图像光生成电荷的光电二极管、额外的电荷存储区、浮动扩散节点、被配置成从光电二极管将生成的电荷转移到额外电荷存储区的全局电荷转移存储晶体管以及被配置成从额外电荷存储区将电荷转移到浮动扩散节点的电荷转移晶体管。电荷溢流电路可耦接到光电二极管并被配置成将溢流电荷从光电二极管转移。

电荷溢流电路可包括晶体管、电容器和复位晶体管，该复位晶体管被配置成复位存储在电容器上的电荷。晶体管可用作将溢流电荷从光电二极管引导至电容器的电荷溢流势垒。在高光级照明条件下，来自光电二极管的电荷可被转移至电容器，而在低光级照明条件期间没有电荷可被转移至电容器。这可减小额外电荷存储区的大小并允许图像传感器在全局快门操作下工作时保持高动态范围。

在另一个合适的布置中，电荷溢流电路可包括JFET晶体管以及高值电阻器。JFET晶体管可用作将溢流电荷从光电二极管引导至电阻器的电荷溢流势垒。在高光级照明条件下，来自光电二极管的电荷可被转移至电阻器，而在低光级照明条件期间没有电荷可被转移至电阻器。这可减小额外电荷存储区的大小并允许图像传感器在全局快门操作下工作时保持高动态范围。

前述内容仅是对本实用新型原理的示例性说明，因此本领域技术人员可以在不脱离本实用新型的精神和范围的前提下进行多种修改。上述实施例可单独地或以任意组合方式实施。