具有前导符号间干扰减低的判决反馈均衡的制作方法

以下描述涉及集成电路装置(“ic”)。更特别地，以下描述涉及用于ic中的具有前导符号间干扰降低(pre-cursorinter-symbolinterferencereduction)的判决反馈均衡。

背景技术：

在离散系统中，接收器可以使用均衡器来清理用于进行数据判决的信号。例如，在串行解串(“serdes”)接收器中，连续时间线性均衡(continuoustimelinearequalization，“clte”)、前馈均衡(feed-forwardequalization，“ffe”)和判决反馈均衡(decisionfeedbackequalization，“dfe”)都可以被使用。ctle和dfe主要通过消除此类接收器接收的调制数据传送中的后导符号间干扰(“isi”)来减少干扰。ffe用来通过消除前导isi来减少干扰。然而，ffe在这种前导isi的降低过程中可能会放大噪声和/或串扰。因此，希望能够提供一种ic，其能够克服与降低前导isi相关联的一种或多种限制。

技术实现要素：

接收器通常涉及到通过通信信道接收信息。在这样的接收器中，判决反馈均衡器被用于接收模拟输入信号。判决反馈均衡器包括减法模块，用于从模拟输入信号中将多个加权后导判决减去从而提供模拟输出信号。后导判决模块被耦接到判决反馈均衡器以接收模拟输出信号并将模拟输出信号与后导系数的正值和负值相比较从而分别提供第一可能判决和第二可能判决，并响应于在先基于后导的判决，在第一可能判决和第二可能判决之间选择当前基于后导的判决。前导消除模块用于接收模拟输出信号，在先基于后导的判决和当前基于后导的判决以为所述模拟输入信号的在先采样提供数字输出信号。

可选择地，前导消除电路可以包括比较电路和选择电路。比较电路可以包括多个比较器，这些比较器用于接收模拟输出信号，并分别接收彼此互不相同的阈值输入，从而为模拟输出信号提供多个可能数字输出。选择电路可以被耦接以接收多个可能的数字输出以选择数字输出信号。

可选择地，阈值输入可以包括-h1-hm1、+h1-hm1、-h1+hm1以及+h1+hm1，其中h1与后导符号间干扰(“isi”)大小相关，hm1与前导isi大小相关。判决反馈均衡器的滤波器可以包括判决有限脉冲响应(“dfir”)滤波器。

可选择地，后导判决电路可以包括第一比较器，所述第一比较器用于接收模拟输出信号以将其与后导系数的h1正值相比较从而提供第一可能判决；第二比较器，所述第二比较器用于接收模拟输出信号以将其与后导系数的h1负值相比较从而提供第二可能判决；以及多路选择器，所述多路选择器用于接收第一可能判决和第二可能判决作为数据输入，并且用于接收在先基于后导的判决作为控制选择输入以在第一可能判决和第二可能判决之间选择当前基于后导的判决。

可选择地，前导消除电路中的比较电路可以包括第一比较器，所述第一比较器用于接收模拟输出信号和阈值输入中的第一阈值输入从而为模拟输出信号提供多个可能数字输出中的第一可能数字输出；第二比较器，所述第二比较器用于接收模拟输出信号和阈值输入中的第二阈值输入从而为模拟输出信号提供所述多个可能数字输出中的第二可能数字输出；第三比较器，所述第三比较器用于接收模拟输出信号和阈值输入中的第三阈值输入从而为模拟输出信号提供所述多个可能数字输出中的第三可能数字输出；以及第四比较器，所述第四比较器用于接收模拟输出信号和阈值输入中的第四阈值输入从而为模拟输出信号提供所述多个可能数字输出中的第四可能数字输出。

可选择地，第一阈值输入、第二阈值输入、第三阈值输入和第四阈值输入分别等于-h1-hm1、+h1-hm1、-h1+hm1以及+h1+hm1，其中h1与后导符号间干扰(“isi”)大小相关，hm1与前导isi大小相关。

可选择地，选择电路可以包括第一多路选择器，所述第一多路选择器被耦接以接收第一可能数字输出和第二可能数字输出作为第一数据输入，并且被耦接以接收在先基于后导的判决作为第一控制选择输入以选择第一可能数字结果；第二多路选择器，所述第二多路选择器被耦接以接收第三可能数字输出和第四可能数字输出作为第二数据输入，并且被耦接以接收在先基于后导的判决作为第二控制选择输入以选择第二可能数字结果；以及第三多路选择器，所述第三多路选择器被耦接以接收第一可能数字结果和第二可能数字结果作为第三数据输入，并且被耦接以接收当前基于后导的判决作为第三控制选择输入以选择数字输出信号。

另一种接收器通常涉及通过通信信道接收信息。第一判决反馈均衡器和第二判决反馈均衡器用于接收模拟输入信号以分别提供第一多个加权后导判决和第二多个加权后导判决。第一判决反馈均衡器包括第一减法模块，所述第一减法模块用于接收模拟输入信号以从模拟输入信号中将第一多个加权后导判决减去从而提供奇模拟输出信号。第二判决反馈均衡器包括第二减法模块，所述第二减法模块用于接收模拟输入信号以从模拟输入信号中将第二多个加权后导判决减去从而提供偶模拟输出信号。第一判决反馈均衡器和第二判决反馈均衡器分别响应于彼此异相的第一时钟信号和第二时钟信号以分别提供奇模拟输出信号和偶模拟输出信号。第一后导判决模块和第二后导判决模块分别用于接收奇模拟输出信号和偶模拟输出信号，以分别提供当前基于后导的奇判决和当前基于后导的偶判决，从而分别响应于第一时钟信号和第二时钟信号而输出。第一前导消除模块用于接收奇模拟输出信号、在先基于后导的偶判决和当前基于后导的偶判决从而为奇模拟输入信号的在先奇采样提供奇数字输出信号。第二前导消除模块用于接收偶模拟输出信号、第一在先基于后导的奇判决和第二在先基于前导的奇判决从而为偶模拟输入信号的在先偶采样提供偶数字输出信号。

可选择地，第一前导消除电路包括第一比较电路和第一选择电路。第二前导消除电路可以包括第二比较电路和第二选择电路。第一比较电路可以包括第一多个比较器，以接收奇模拟输出信号以及分别接收互不相同的阈值输入从而为奇模拟输出信号提供第一多个可能数字输出。第一选择电路可以被耦接以接收第一多个可能数字输出以选择奇数字输出信号。第二比较电路可以包括第二多个比较器，以接收偶模拟输出信号以及分别接收互不相同的阈值输入从而为偶模拟输出信号提供第二多个可能数字输出。第二选择电路可以被耦接以接收第二多个可能数字输出以选择偶数字输出信号。

可选择地，第一后导判决电路和第二后导判决电路中的每个都用于与后导系数的正值和负值相比较以分别提供第一对可能判决和第二对可能判决，并分别响应于当前基于后导的偶判决和第一在先基于后导的奇判决，在第一对可能判决之间选择当前基于后导的奇判决和在第二对可能判决之间选择当前基于后导的偶判决。

可选择地，阈值输入可以包括-h1-hm1、+h1-hm1、-h1+hm1以及+h1+hm1，其中h1与后导符号间干扰(“isi”)大小相关，hm1与前导isi大小相关。

可选择地，第一滤波器和第二滤波器是第一判决有限脉冲响应(“dfir”)滤波器和第二dfir滤波器。

一种方法主要涉及从通信信道接收的数据的接收机信号处理。在这种方法中，模拟输入信号被判决反馈均衡以为减法模块提供多个加权后导判决。减法模块为被耦接以接收模拟输入信号的判决反馈均衡器的一部分。多个加权后导判决从模拟输入信号中被减去以提供模拟输出信号。模拟输出信号被后导判决模块接收。模拟输出信号被与后导系数的正值和负值相比较。第一可能判决和第二可能判决分别通过响应于模拟输出信号与后导系数的正值和负值的比较结果而被提供。当前基于后导的判决响应于在先基于后导的判决而在第一可能判决和第二可能判决之间被选择。模拟输出信号、在先基于后导的判决和当前基于后导的判决被前导消除模块来接收。为来自前导消除模块的模拟输入信号的在先样本提供数字输出信号。

可选择地，前导消除电路包括比较电路和选择电路，该方法进一步包括：比较电路接收模拟输出信号；分别比较电路的多个比较器接收互不相同的阈值输入；为模拟输出信号提供多个分别来自于所述多个比较器的可能的数字输出；选择电路接收多个可能的数字输出；以及从选择电路的多个可能的数字输出中选择数字输出信号。

可选择地，阈值输入可以包括-h1-hm1、+h1-hm1、-h1+hm1以及+h1+hm1，其中h1与后导符号间干扰(“isi”)大小相关，hm1与前导isi大小相关。判决反馈均衡器的滤波器可以是判决有限脉冲响应(“dfir”)滤波器。

可选择地，后导判决电路包括步骤：后导判决电路的第一比较器接收模拟输出信号以与后导系数的h1正值相比较从而提供第一可能判决；后导判决电路的第二比较器接收模拟输出信号以与后导系数的h1负值相比较从而提供第二可能判决；以及后导判决电路的多路选择器接收第一可能判决和第二可能判决作为数据输入，以及接收在先基于后导的判决作为控制选择输入以响应于在先基于后导的判决在第一可能判决和第二可能判决之间选择当前基于后导的判决。

可选择地，前导消除电路的比较电路包括步骤：前导消除电路的第一比较器接收模拟输出信号和阈值输入的第一阈值输入作为第一比较输入以为模拟输出信号提供多个可能数字输出中的第一可能数字输出；前导消除电路的第二比较器接收模拟输出信号和阈值输入的第二阈值输入作为第二比较输入以为模拟输出信号提供多个可能数字输出中的第二可能数字输出；前导消除电路的第三比较器接收模拟输出信号和阈值输入的第三阈值输入作为第三比较输入以为模拟输出信号提供多个可能数字输出中的第三可能数字输出；以及前导消除电路的第四比较器接收模拟输出信号和阈值输入的第四阈值输入作为第四比较输入以为模拟输出信号提供多个可能数字输出中的第四可能数字输出。

可选择地，第一阈值输入、第二阈值输入、第三阈值输入和第四阈值输入分别等于-h1-hm1、+h1-hm1、-h1+hm1以及+h1+hm1，其中h1与后导符号间干扰(“isi”)大小相关，hm1与前导isi大小相关。

可选择地，选择电路包括步骤：第一多路选择器接收第一可能数字输出和第二可能数字输出作为第一数据输入并被耦接以接收在先基于后导的判决作为第一控制选择输入从而选择第一可能数字结果；第二多路选择器接收第三可能数字输出和第四可能数字输出作为第二数据输入并被耦接以接收在先基于后导的判决作为第二控制选择输入从而选择第二可能数字结果；通过第三多路选择器接收第一可能数字结果和第二可能数字结果作为第三数据输入并被耦接以接收当前基于后导的判决作为第三控制选择输入从而选择数字输出信号。

通过考虑到以下详细描述和权利要求，其他特征将被识别。

附图说明

附图显示了示例装置和/或方法。然而，附图不应当被认为是对权利要求范围的限制，而仅仅是用于解释和理解。

图1是框图，描述了具有全速率增强判决反馈均衡器(“edfe”)的示例性接收器；

图2是框图，描述了用于图1中edfe的示例性前导消除模块；

图3是框图，描述了示例性半速率edfe，其可以被用于图1的接收器中；

图4a是框图，描述了示例性奇前导消除模块，例如其可被用于图3中的edfe；

图4b是框图，描述了示例性偶前导消除模块，例如其可被用于图3中的edfe；

图5是示意图，描述了另一个示例edfe，其使用了采样保持电路(sampleandholdcircuit)；

图6是流程图，描述了用于图1中接收器100的对从通信信道接收的数据进行处理的示例性过程；

图7是流程图，描述了图6中过程的示例性子过程；

图8是简易框图，描述了示例性列状现场可编程门阵列(“fpga”)架构。

具体实施方式

在以下描述中，提出众多具体细节以为在此描述的特定的实施例提供全面的描述。然而，对于本领域技术人员来说，显而易见的是，一个或多个其他实施例和/或这些实施例的变形可以被实施，且并不需要具备下文所描述的特定细节。在其他实例中，不会描述众所周知的特征，以避免模糊对文中实施例的描述。为了便于说明，不同的图中使用相同的数字标号来表示相同的内容；然而，在其他的实施例中，这些内容可以是不同的。

在描述图中所说明的实施例之前，提供整体介绍以帮助进一步理解。

ffe前导isi降低具有与噪声和/或串扰放大相关的局限性。如下文其他细节所描述的，前导isi降低能够被使用在dfe中以提供增强dfe。这种增强dfe可以避免，或者至少改善与传统ffe相关的噪声和/或串扰放大。

根据上述整体理解，下文主要描述了用于降低前导isi的增强判决反馈均衡的不同配置。

图1是框图，描述了示例性接收器100。接收器100可用于耦接到通信信道20以接收调制信号21从而接收数据。接收器100可以包括预均衡模块22和具有前导消除能力的模拟增强判决反馈均衡器(“edfe”)150，以处理调制信号21从而获取接收到的数据。接收器100可以是串行解串器(“serdes”)接收器。

edfe150的判决反馈均衡器(“dfe”)120可用于为dfe120的减法模块122提供多个加权后导判决121以输出模拟输出信号123。dfe120的减法模块122可以被耦接以接收模拟输入信号101以将加权后导判决121从模拟输入信号101中减去，从而提供模拟输出信号123。dfe120的减法模块122可以是判决有限脉冲响应(“dfir”)滤波器的一般表示。

edfe150的后导判决模块130可以被耦接以接收模拟输出信号123以将其与后导系数h1大小的正值104和负值105相比较，从而分别提供第一可能判决136和第二可能判决137，并响应于在先基于后导的判决117在第一可能判决136和第二可能判决137之间选择当前基于后导的判决116。比较器131和132分别输出可能判决136和137，其可以被提供作为后导判决模块130的多路选择器141的数据输入。多路选择器141可以在输入其中的可能判决136和137之间选择当前基于后导的判决116输出dk。在此实施例中，d表示判决，k表示采样的索引。

在该实施例中，作为第一后导系数的系数h1的正值104可以被提供作为后导判决模块130的比较器131的一个数据输入，模拟输出信号123可以被提供作为比较器131的另一个数据输入。进一步地，在该实施例中，系数h1的负值105可以被提供作为后导判决模块130的比较器132的一个数据输入，模拟输出信号123可以被提供作为比较器132的另一个数据输入。比较器131和132以及dfe120都响应于时钟信号102被时钟控制。

从多路选择器141输出的当前基于后导的判决116可以被提供作为后导判决模块130的寄存器(“ff”)118的输入。寄存器118响应于时钟信号102被时钟控制。寄存器118的受时钟控制的输出可以是在先基于后导的判决117输出dk-1，其中k-1表示与当前采样k相关的在先采样。在先基于后导的判决117可以被提供作为多路选择器141的控制选择输入以选择当前基于后导的判决116。

edfe150的前导消除模块108可以被耦接以接收模拟输出信号123，在先基于后导的判决117和当前基于后导的判决116以及时钟信号102，以为模拟输入信号123的在先采样k-1提供最终的数字输出信号124。前导消除模块108可以被配置以至少降低模拟输出信号123中的前导符号间干扰(“isi”)。

图2是描述了示例性前导消除模块108的框图。前导消除模块108可选择地包括比较级210和选择级230。前导消除模块108可以选择地在级210和级230之间包括寄存器级220。通过实施例来方便阐述清晰而不是作为一种限制，可以假定可选择的寄存器级220被包括在前导消除模块108中。

比较级210包括多个比较器211到214，这样的比较器211到214中的每个都可以被公共地耦接到前导消除模块108的输入节点205，以使得每个这样的比较器能够接收模拟输出信号123。比较器211到214中的每个都可以响应于时钟信号102被时钟控制。

此外，比较器211到214可以被耦接以分别接收阈值输入201到204。阈值输入201到204彼此互不相同以分别提供多个“可能”数字输出215到218，所述可能数字输出215到218分别输出自比较器211到214。在该实施例中，阈值输入201和202对应于正前导部分与正和负后导部分的和，即分别是+h1+hm1和-h1+hm1，阈值输入203和204相当于负前导部分与负和正后导部分的和，即分别是-h1-hm1和+h1-hm1。因此，系数h1与后导isi相关；系数hm1(有时候被表示为h-1)与前导isi大小相关。当然，这些阈值输入可以以不同的顺序被使用在其他实施例中。

比较器211到214可以被公共耦接以接收模拟输出信号123并被耦接以分别接收第一到第四阈值输入201到204。比较器211到214的这些输入组合相当于第一到第四比较输入以分别为模拟输出信号123提供第一到第四可能数字输出215到218。

可能数字输出215到218是数字信号，但其中只有一个随后会被用作为最终数字输出124。因此，比较器211到214的比较结果被认为是“可能”数字输出，因为其中只有一个会被用作为最终数字输出124。

可能数字输出215到218中的每个都可以是逻辑1或逻辑0，对应于模拟输出信号123与阈值输入201到204中相应的阈值输入之间的比较结果。寄存器级220中的寄存器221到224可以被耦接以分别接收可能数字输出215到218，以作为该寄存器级220的数据输入。寄存器221到224中的每个都可以响应于时钟信号102被时钟控制，从而通过时钟产生寄存在其中的所述可能数字输出215到218的每个状态。

选择级230可以被耦接以接收可能数字输出215到218，从而为k-1采样选择最终数字输出信号124。在该示例性实施例中，选择级230包括多路选择器231、232和235。

多路选择器231可以被耦接以接收可能数字输出215和可能数字输出216作为与前导系数hm1的正值相关的数字输入。多路选择器231可以被耦接以接收在先接收基于后导的判决117作为控制选择输入，从而选择可能数字输出结果233。

多路选择器232可以被耦接以接收可能数字输出217和可能数字输出218作为与前导系数hm1的负值相关的数字输入。多路选择器232可以被耦接以接收在先基于后导的判决117作为控制选择输入，从而选择可能数字输出结果234。

多路选择器235可以被耦接以接收可能数字结果233和可能数字结果234作为数据输入。多路选择器235可以被耦接以接收当前基于后导的判决116作为控制选择输入，从而选择数字输出信号124作为最终数字输出结果，该最终数字输出结果用于k-1采样并从前导消除模块108输出。

图1中edfe150是示例性的全速率(full-rate)实施例。对于某些应用而言，与时钟信号102的频率相关的edfe150的最大频率可能无法满足目标传输速率。然而，edfe150可通过使用多个电路实例或时钟信号102的多个相位来扩展以达到更高的传输速率。

按照这种思路，图3是描述了示例性半速率(half-rate)edfe150的框图，edfe150可以存在于图1中接收器100内。在以下关于半速率edfe150的描述中，描述了双相位的时钟信号102。然而，需要被理解的是，在其他实施例中可以使用超过2个相位的时钟信号102。为了通过实施例来方便阐述清晰而不是作为一种限制，可以假定使用了时钟信号102的0°和180°相位。不仅如此，由于图1和图3中的描述有许多部分是相同的，为了清晰起见而不是作为一种限制，省去了一些这种描述的重复。

edfe150中的dfe110和120可以用于分别向dfe110的减法模块112和dfe120的减法模块122提供加权后导判决集121和111。dfe110和120可以分别用于输出模拟输出信号113和123。dfe120可以时钟响应于时钟信号102的相位0，也就是时钟信号102，并且dfe110可以时钟响应于时钟信号102的相位180，也就是时钟信号103。当然这些相位可能会有所偏差，但是通常至少来说，时钟信号102和103需要彼此之间的相位差近似为180°，并且近似为相同的频率。按照这种思路，模拟输出信号123可以是“奇”输出信号，模拟输出信号113可以是“偶”模拟输出信号。

如果没有足够的时间处理所有后导系数，可以使用所有后导判决的子集。假设后导系数为h1到hn，其中n是大于1的正整数。那么举例而言，加权后导判决111和121可以为系数h2到hn，其中n是大于2的正整数。

分别属于dfe110和120的减法模块112和122可以被公共耦接到edfe150的输入节点以接收模拟输入信号101。减法模块112和122可以被耦接以从模拟输入信号101中分别减去加权后导判决111和121，以分别提供偶模拟输出信号113和奇模拟输出信号123。分别属于def110和120的减法模块112和122中的每个都可以是dfir滤波器。

edfe150的后导判决模块130和140可以被耦接以分别接收模拟输出信号123和113。后导判决模块130和140中的每个都可以用于将模拟输出信号与后导系数h1的正值104和负值105相比较。

按照这种方式，分别从后导判决模块130的比较器131和132输出的可能判决136和137可以响应于时钟信号102被时钟控制。可能判决136和137可以被提供给多路选择器141以使用当前基于后导的偶判决106作为多路选择器141的控制选择输入来选择当前基于后导的奇判决116。分别从后导判决模块140的比较器133和134输出的可能判决138和139可以响应于时钟信号103被时钟控制。可能判决138和139可以被提供给多路选择器142以使用在先基于后导的奇判决117作为多路选择器142的控制选择输入来选择当前基于后导的偶判决106。

在该实施例中，系数h1的正值104可以被提供以作为后导判决模块130的比较器131的一个数据输入，并且奇模拟输出信号123可以被提供作为比较器131的另一个数据输入。此外，在该实施例中，系数h1的负值105可以被提供作为后导判决模块130的比较器132的一个数据输入，并且奇模拟输出信号123可以被提供作为比较器131的另一个数据输入。比较器131和132以及dfe120可以时钟响应于时钟信号102。

在该实施例中，系数h1的正值104可以被提供作为后导判决模块140的比较器133的一个数据输入，并且偶模拟输出信号113可以被提供作为比较器133的另一个数据输入。此外，在该实施例中，系数h1的负值105可以被提供作为后导判决模块140的比较器134的一个数据输入，并且偶模拟输出信号113可以被提供作为比较器134的另一个数据输入。比较器133和134以及dfe110可以时钟响应于时钟信号103。

分别从比较器131和132输出的可能判决136和137被提供为后导判决模块130的多路选择器141的数据输入，多路选择器141可以在向其输入的可能判决136和137中选择当前基于后导的奇判决116的输出dk(奇)。分别从比较器133和134输出的可能判决138和139被提供为后导判决模块140的多路选择器142的数据输入，多路选择器142可以在向其输入的可能判决138和139中选择当前基于后导的偶判决116输出dk(偶)。

从多路选择器141输出的当前基于后导的奇判决116可以被提供作为后导判决模块130的寄存器118的输入。寄存器118可以响应于时钟信号102被时钟控制。寄存器118的受时钟控制的输出可以是在先基于后导的奇判决117输出dk-1，其中k-1是与当前奇采样k相关的在先奇采样。在先基于后导的奇判决117可以被提供作为多路选择器142的控制选择输入以选择当前基于后导的偶判决106。

在先基于后导的奇判决117可以被进一步提供作为后导判决模块130的寄存器159的输入。寄存器159可以响应于时钟信号102被时钟控制，从而输出第二在先基于后导的奇判决158输出dk-2，其中k-2是与在先基于后导的奇判决117的在先奇采样k-1相关的在先奇采样。在先基于后导的奇判决158可以被提供作为将在下文额外详细描述的下游多路选择器的控制选择输入。

从多路选择器142输出的当前基于后导的的偶判决106可以被提供作为后导判决模块140的寄存器157的输入。寄存器157可以响应于时钟信号103被时钟控制。寄存器157的受时钟控制的输出可以是在先基于后导的偶判决107输出dk-1，其中k-1是与当前偶采样k相关的在先偶采样。在先基于后导的偶判决107可以被提供作为将在下文额外详细描述的下游多路选择器的控制选择输入。

edfe150的奇前导消除模块108可以被耦接以接收奇模拟输出信号123、在先基于后导的偶判决107、当前基于后导的偶判决106以及时钟信号102以为奇模拟输入信号123的在先采样k-1提供最终奇数字输出信号124。前导消除模块108可以被设置以至少降低奇模拟输出信号123中的前导isi。

edfe150的偶前导消除模块109可以被耦接以接收偶模拟输出信号113、在先基于后导的奇判决117、在先基于后导的奇判决158以及时钟信号103以为偶模拟输入信号113的在先采样k-1提供最终偶数字输出信号114。前导消除模块109可以被设置以至少降低偶模拟输出信号113中的前导isi。

图4a是描述了示例性奇前导消除模块108的框图，并且图4b是描述了示例性偶前导消除模块109的框图。除了用于前导消除模块108和109中各自选择级230中的多路选择器的选择信号外，这种前导消除模块108和109通常是一样的，并且与上文所述的全速率实施例中一致。因此，为了清晰起见且不作为一种限制，许多描述不会再重复，因此图4a和4b额外参照图1到3而被同时描述。

奇前导消除模块108可以被耦接以接收奇模拟输出信号123，所述奇模拟输出信号123被输入到奇前导消除模块108的输入节点205。这种奇模拟输出信号123可以如上文所述地通过奇前导消除模块108的比较级210和寄存器级220而被处理。奇前导消除模块108的比较级210和寄存器级220可以都响应于时钟信号102被时钟控制。

偶前导消除模块109可以被耦接以接收偶模拟输出信号113，所述偶模拟输出信号113被输入到偶前导消除模块109的输入节点305。这种偶模拟输出信号113可以如上文所述地通过偶前导消除模块109的比较级210和寄存器级220而被处理。偶前导消除模块109的比较级210和寄存器级220可以都响应于时钟信号103被时钟控制。

奇前导消除模块108的选择级230可以被耦接以接收可能奇数字输出215到218从而选择最终奇数字输出信号124以用于k-1在先采样。多路选择器231可以被耦接以接收可能奇数字输出215和可能奇数字输出216作为与前导系数h1正值部分相关的数据输入。多路选择器231可以被耦接以接收在先基于后导的偶判决107作为控制选择输入以选择可能奇数字结果233。多路选择器232可以被耦接以接收可能奇数字输出217和可能奇数字输出218作为与前导系数h1负值部分相关的数据输入。多路选择器232可以被耦接以接收在先基于后导的偶判决107作为控制选择输入以选择可能奇数字结果234。

奇前导消除模块108的多路选择器235可以被耦接以接收可能奇数字结果233和可能奇数字结果234作为数据输入。多路选择器235可以被耦接以接收当前基于后导的偶判决106作为控制选择输入以选择奇数字输出信号124作为奇前导消除模块108输出的最终奇数字结果，从而用于k-1采样。

偶前导消除模块109的选择级230可以被耦接以接收可能偶数字输出215到218从而选择最终偶数字输出信号114以用于k-1在先采样。多路选择器231可以被耦接以接收可能偶数字输出215和可能偶数字输出216作为与前导系数hm1正值部分相关的数据输入。多路选择器231可以被耦接以接收第二在先基于后导的奇判决158作为控制选择输入以选择可能的偶数字结果233。多路选择器232可以被耦接以接收可能偶数字输出217和可能偶数字输出218作为与前导系数hm1负值部分相关的数据输入。多路选择器232可以被耦接以接收第二在先基于后导的奇判决158作为控制选择输入以选择可能偶数字结果234。

偶前导消除模块109的多路选择器235可以被耦接以接收可能偶数字结果233和可能的偶数字结果234作为数据输入。多路选择器235可以被耦接以接收第一在先基于后导的奇判决117作为控制选择输入以选择偶数字输出信号114作为偶前导消除模块109输出的最终偶数字结果，从而用于k-1采样。

图5是描述了另一种示例性edfe150的原理图。图5中的edfe150包括输入比较器(“输入数据限幅器(inputdataslicer)”)502、延迟线550、多个乘法器597、采样保持模块(sampleandholdblock，“s/h”)503、延迟模块504、可选的增益放大器509、dfir122和输出数据限幅器506。

模拟输入信号101在公共输入节点处被提供作为输入数据限幅器502和s/h503的数据输入。s/h503、延迟线550、延迟模块504和输出数据限幅器506都被耦接以响应于时钟信号102被时钟控制。

模拟输入信号101可以是均衡器的输出，例如dfe或ctle。输入数据限幅器502被耦接到零电压输入501作为阈值输入以与模拟输入信号101的电位相比较，例如可以用于不归零码(non-returntozero，“nrz”)的调制。然而，脉冲幅度调制(pulseamplitudemodulation，“pam”)或其他调制也可以被同样地应用于使用均衡化的具有离散效果的系统中，并且针对不同的调制，阈值输入501可以不同。

输入数据限幅器502的输出被提供作为延迟线550的输入，延迟线550由一连串相邻之间具有抽头的寄存器515组成。延迟线550的起始部分可以是m个寄存器组成的前导级510；延迟线550的中间部分可以是1级主体寄存器级520；延迟线550的后部可以是n个寄存器组成的后导级530。当然，在此实施例中，m和n是大于1的正整数。

前导级510中的抽头可以分别为相应的乘法器507提供输入。乘法器的其他输入对应于fir滤波器系数，也就是消除系数508。按照这种方式，前导isi系数hmm到hm1的正值可以被输入到与前导级510的第一个抽头到最后一个抽头对应的乘法器507，其中hm1是前导级510的第一前导抽头，hmm是前导级510的第m个抽头。后导isi系数h1到hn的正值可以被输入到与后导级530的第一个抽头到最后一个抽头对应的乘法器507。这些系数的实际值h1到hn和hm1到hmm，可以是正值或负值。模数转换器(未示出)可以被使用以将模拟值hmm到hm1和h1到hn转换为对应的数字值以用于乘法器507的相应输入。除了消除前导和后导isi而不产生此类判决中常有的噪声和串扰以外，这一点也与传统模拟ffe不同。不仅如此，还可以使用图中未示出的最小均方(“lms”)模块来调整isi消除系数508hm1到hmm和h1到hn。乘法器507的输出可以是加权dfe前导和后导判决521以输入到dfir122的减法端口。

edfe150顶端的路径可以包括或不包括传统dfe。按照这种思路，edfe150的输入节点可以被耦接到传统dfe上，该传统dfe可以再次使用来自所述的顶端路径的判决。在该实施例中，后导级530中相应的后导抽头可以从dfir122中解耦，因为这种均衡可以在这种传统dfe中实现。然而，为了阐述清晰并不作为一种限制，可以假设edfe150的这种顶端路径可以与其底部路径并行操作。

s/h503与输入数据限幅器502和延迟线550并联，并且s/h503可接收模拟输入信号101，所述被采样和保持的模拟输入信号101可以从s/h503输出并作为m+1级延迟模块504的输入。通过消除(包括有残余或没有残余地降低)前导和后导isi，且不放大噪声和串扰，edfe150可以提供相较于传统dfe而言更优化的信噪比(“sinr”)和误码率(biterrorrate，“ber”)。按照这种思路，s/h503可以被用于存储可以与时钟信号102的多个时钟周期相关的模拟输入信号的采样，作为经过延迟线550传播的已被部分均衡的部分。换言之，虽然后导结果可以被提供给当前模拟采样，但是所述当前模拟采样获得前导结果时会伴随一些延迟。

通过s/h503之后的延迟模块504来获得m+1位延迟，除了通过延迟线550和延迟线550中的后导级530中的相关的乘法器507可以实现后导消除外，延迟线550中的前导级510中的m个与前导isi消除相关的寄存器515和相关的乘法器507也可以被移植用于前导消除，这种消除可以用于公共dfir122中，通过向dfir122的减法端口输出两个加权判决集来实现。简言之，通过延迟模拟输入信号101的“在先判决”，可以获得更好的最终判决。

延迟模块504的输出可以可选地被提供给放大器509以调整增益。增益可以被加到所述edfe150的前向路径(forwardpath)以进一步提升数据眼图开启度(dataeyeopening)。放大器509的输出可以被输入到dfir112的加法端口。

如前文所述，dfir122可以被用于从模拟输入信号101的被延迟的采样中将从乘法器507输出并输入到dfir122的减法端口的后导和前导isi521减去。因此，后导和前导isi如果存在的话，即使没有被dfir122消除，至少也可以被dfir122减少，以向输出数据限幅器506提供清理过的输出。

输出数据限幅器506可以被耦接到作为阈值输入的零电压输入501以将其与dfir122的清理过的输出信号值比较，例如用于nor调制。输出数据限幅器506可以为数字输出信号124输出判决或数据，所述输出信号124可以是用于模拟输入信号101的相应的模拟采样的最终数字结果。

由于与s/h503的工作相关的功耗的原因，图5中edfe150的所述实施例可能会在一些应用中产生问题。

图6是描述了示例性方法600的流程图，该方法用于图1中的接收器100中，对从通信信道20接收到的数据进行信号处理。图7是描述了图6中方法600的示例性子方法608的流程图。因此，图6和图7会额外参考图1和图2而被进行进一步描述。

在601中，可以实施对模拟输入信号101进行判决反馈均衡以向减法模块122提供多个加权后导判决121。该减法模块122可以属于被耦接以接收模拟输入信号101的dfe120。

在602中，可以实施将多个加权后导判决121从模拟输入信号101中减去以提供模拟输出信号123。在603中，模拟输出信号123可以被后导判决模块130接收。在604中，模拟输出信号123可以与后导系数h1的正值和负值104和105相比较。

在605中，分别响应于将模拟输出信号123与后导系数h1的正值和负值104和105相比较的结果而提供第一可能判决136和第二可能判决137。在606中，响应于在先基于后导的判决117，在第一可能判决136和第二可能判决137之间选择当前基于后导的判决116。

在607中，模拟输出信号123、在先基于后导的判决117和当前基于后导的判决116可以被前导消除模块108接收。在608中，前导消除模块108可以为模拟输入信号123的在先采样提供数字输出信号124。

在608中前导消除模块108用以提供所述数字输出信号124的操作可以包括图7中的操作609到613。

在609中，模拟输出信号123可以被比较级210接收。在610中，互不相同的阈值输入201到204可以分别被比较级210中的比较器211到214接收。

在611中，比较器211到214可以为模拟输出信号123分别提供可能数字输出215到218。在612中，可能数字输出215到218可以被选择级230接收。在613中，可以在选择级230中，基于dfe判决从可能数字输出215到218中选择数字输出信号124。

如前文所描述，edfe150可以被扩展，这样可以被用于asic、assp或者更灵活地被用于fpga中。由于文中描述的一个或多个实施例可以被实施在fpga中，因此提供此种ic的详细描述。然而，需要理解的是，其他类型的ic也可以从文中描述的技术中获益。

可编程逻辑器件(“pld”)是众所周知的集成电路类型，其可以被编程以执行特定的逻辑功能。pld中的一种——现场可编程门阵列(“fpga”)，典型地包括可编程片阵列。这些可编程片可以包括诸如输入/输出块(“iob”)、可配置逻辑块(“clb”)、专用随机存取存储块(“bram”)、乘法器、数字信号处理块(“dsp”)、处理器、时钟管理器、延迟锁相环(“dll”)等。此文中，“包括”表示包括但不限于。

每个可编程片典型地包括可编程互连和可编程逻辑。可编程互连典型地包括大量的不同长度的通过可编程互连点(“pip”)互相连接的互连线。可编程逻辑实施了使用了可编程元件的用户设计，所述可编程元件包括函数发生器、寄存器、算术逻辑等。

可编程互连和可编程逻辑典型地通过将配置数据流载入内部配置存储单元来编程，该配置存储单元确定了可编程元件被如何设置。配置数据可以从存储器(例如从外部prom)中读取或是通过外部设备写入fpga中。各个存储单元的集合状态然后确定了fpga的功能。

另一种类型的pld是复杂可编程逻辑器件，或cpld。cpld包括两个或以上通过互连开关矩阵被连接在一起并与输入/输出(“i/o”)资源相连接的“功能块”。cpld中的每个功能块包括类似于使用在可编程逻辑阵列(“pla”)和可编程阵列逻辑(“pal”)中的两级与/或结构。在cpld中，配置数据典型地被片上存储于非易失性存储器中。在一些cple中，配置数据被片上存储于非易失性存储器中，之后被载入易失性存储器中作为初始配置(编程)序列的一部分。

对于所有这些可编程逻辑器件(“pld”)，其功能受到为了该目的被提供给器件的数据比特的控制。数据比特可以被存储在易失性存储器(例如像fpga和一些cpld中的静态存储单元)、非易失性存储器(例如像一些cpld中的flash存储器)或其他任何类型的存储单元中。

其他pld通过施加处理层(例如金属层)来编程，其可编程地将器件上的不同元件互连。这类pld被称为掩膜可编程器件。pld同样可以通过其他方式来实施，例如使用熔丝或反熔丝技术。术语“pld”和“可编程逻辑器件”包括但不限于这些示例器件，还包括仅仅部分可编程的器件。例如，有一种类型的pld包括硬编码晶体管逻辑和可编程地将硬编码晶体管逻辑互连的可编程开关结构的组合。

如上所述，先进的fpga可以在阵列中包括多个不同类型的可编程逻辑块。例如，图8说明了fpga架构800，其包含大量不同的可编程块，其中包括多吉比特收发器(multi-gigabit，“mgt”)801、可配置逻辑块(“clb”)802、随机存取存储器(“bram”)803、输入/输出块(“iob”)804、配置和时钟逻辑(“config/clocks”)805、数字信号处理块(“dsp”)806、专用输入/输出块(“i/o”)807(例如配置端口和时钟端口)以及其他可编程逻辑808，例如数字时钟管理器、模数转换器、系统监控逻辑等。一些fpga还包括专用处理器块(“proc”)810。

在一些fpga中，每个可编程块包括可编程互连元件(“int”)811，其具有标准的与每个相邻块中对应的互连元件之间的连接。因此，可编程互连元件的集合实施了所述fpga中的可编程互连结构。如图8顶部包括的实施例所示，可编程互连元件811还包括同一个片内的可编程逻辑元件之间的连接。

举例而言，clb802可以包括可配置逻辑元件(“cle”)812，其可以被编程以实施用户逻辑以及单个可编程互连元件(“int”)811。bram803可以包括bram逻辑元件(“brl”)813以及一个或多个可编程互连元件。一般而言，片内包含的互连元件的数量取决于片的高度。在图示实施例中，bram片具有与5个clb相同的高度，不过也可以使用其他数量(例如4个)。dsp片806可以包括dsp逻辑元件(“dspl”)814以及合适数量的可编程互连元件。例如，iob804可以包括两个输入/输出逻辑元件(“iol”)815的实例以及可编程互连元件811的一个实例。本领域的技术人员应当清楚，例如连接到例如/o逻辑单元812的实际的i/o焊盘通常不局限于输入/输出逻辑元件815的区域之内。

在图示实施例中，靠近裸片(如图8所示)中央的水平区域被用于配置、时钟和其他控制逻辑。从该水平区域或柱延伸的的垂直列809被用于在fpga的宽度上分配时钟和配置信号。

一些采用图8中所示架构的fpga包括额外的逻辑块，其打乱了占据了fpga大部分的常规柱状结构。额外的逻辑块可以是可编程块和/或专用逻辑。例如，处理器块810跨越了若干个clb和bram柱。

注意到图8仅仅旨在阐明示例fpga架构。例如，行中逻辑块的数量、行的相对宽度、行的数量和顺序、行中包括的逻辑块类型、逻辑块的相对尺寸以及图8顶部包括的互连/逻辑实施都仅仅是示例性的。例如，在实际的fpga中，clb所在之处通常包括不止一个相邻的clb行，以利于用户逻辑的有效实施，并且相邻的clb行的数量随着fpga的整体尺寸而变化。

尽管上文描述了示例装置和/或方法，与文中描述的一个或多个方面相一致的其他或进一步的实施例可以在不偏离本申请范围的情况下被设计出。列举了步骤的权利要求并不暗示步骤的顺序。所有商标均为其拥有者分别所有。