一种万兆同步以太网的时钟同步方法与流程

本发明涉及一种万兆同步以太网的时钟同步方法，主要用于通信领域。

背景技术：

在高带宽数据传输的情况下，千兆以太网已不能满足要求，需要用到万兆以太网传输。通常，万兆以太网通过光纤传输10Gbps的数据 ，传输距离较远，但成本较高。对于100m内的短距离传输，使用超6类网线（CAT6e）传输，可以显著降低成本。由于通过网线传输万兆以太网对信号质量要求较高，而时钟是影响信号的重要因素。传统的以太网传输是异步传输，传输链路时钟不同步，信号质量不够好，容易出现误码。

技术实现要素：

本发明的目的在于提供一种万兆同步以太网的时钟同步方法，实现万兆以太网的可靠传输。

本发明提供一种万兆同步以太网的时钟同步方法，所述万兆同步以太网中包括上游单元和下游单元，上游单元和下游单元分别包括FPGA、万兆以太网PHY和PLL频率合成器，上游单元和下游单元通过网线连接；

PLL频率合成器内部集成2级PLL，第1级PLL用于时钟去抖动，第2级PLL用于倍频；

当PLL频率合成器无参考时钟输入时，进行时钟输出保持；万兆以太网PHY支持同步以太网，从网线中恢复时钟；万兆以太网PHY和FPGA支持10G BASE-KR接口。

而且，上游单元的万兆以太网PHY设为master，下游单元的万兆以太网PHY设为slave；当上游单元和下游单元通过网线建立连接后，下游单元的万兆以太网PHY恢复上游单元的时钟，并以恢复时钟作为PLL频率合成器的参考时钟源，PLL频率合成器给PHY的参考时钟输入脚和FPGA的10G BASE-KR接口做参考时钟；当上游单元和下游单元连接断开时，PLL频率合成器保持时钟输出，给PHY的参考时钟输入脚和FPGA的10G BASE-KR接口提供参考时钟。

而且，上游单元中，PLL频率合成器以25MHz TCXO做参考，将频率倍频到156.25MHz输出二路参考时钟，一路时钟给FPGA的10G BASE-KR接口做参考，另一路时钟给万兆以太网PHY做参考时钟；其中，25MHz TCXO时钟直接送入PLL频率合成器的第2级PLL做倍频，第1级PLL不使用；FPGA完成数字信号处理后，与万兆以太网PHY之间通过10GBASE-KR接口收发数据，万兆以太网PHY通过10G BASE-T收发网线上的数据，同时将上游单元的PHY设置为master，PHY以其参考时钟156.25MHz收发网线上的数据。

而且，下游单元中，万兆以太网PHY设置为slave，通过网线收发数据；万兆以太网PHY从网线上恢复时钟，输出25MHz的SYNCEOUT时钟；SYNCEOUT时钟给PLL频率合成器做参考，经过第1级PLL去抖，再由第2级PLL倍频，输出二路156.25MHz时钟，一路时钟给万兆以太网PHY做参考时钟，一路给FPGA的10G BASE-KR接口做参考时钟。

本发明的有益效果在于：本发明为一种万兆同步以太网的时钟同步方法，通过使用同步以太网，使传输链路时钟同步，并引入时钟去抖功能，改善时钟质量，从而改善信号质量，使万兆以太网通过网线传输更可靠。应用本发明技术方案能够实现万兆以太网的可靠传输，适于当前我国基础网络建设，具有推广使用意义，具备重要市场价值。

附图说明

图1是本发明实施例通过网线连接的万兆以太网系统架构图；

图2是本发明实施例上游单元的时钟传递方案图；

图3是本发明实施例下游单元的时钟传递方案图。

具体实施方式

为了便于本领域普通技术人员理解和实施本发明，下面结合附图及具体实施方式对本发明作进一步的详细描述。

实施例中，上游单元与下游单元通过超6类网线（CAT6e）连接，上游单元与下游单元上均有FPGA（现场可编程门阵列）和万兆以太网PHY（物理层接口芯片），PLL（锁相环）频率合成器。FPGA用于数字信号处理；以太网PHY作为万兆以太网收发接口，支持同步以太网功能；PLL频率合成器给FPGA和PHY提供参考时钟，其内部集成2级PLL，第1级PLL可以完成时钟去抖，第2级完成时钟倍频。FPGA与以太网PHY通过高速串行接口10GBASE-KR（10GBase-KR是板内以太网接口，串行数据速率10.3125Gbps）连接。

如图2所示，本发明为一种万兆同步以太网的时钟同步方法，由上游单元和下游单元组成。上游单元与下游单元上均有FPGA和万兆以太网PHY，PLL频率合成器。FPGA与PHY支持10G BASE-KR接口，PHY支持同步以太网功能，PLL频率合成器内部有2级PLL，第1级具有时钟去抖动功能，改善输入时钟的相噪，第2级PLL用于倍频，当无输入时钟时，输出时钟可以保持。上下游的万兆以太网PHY设置为loop timing（环路时钟：网线上收发数据的时钟来自master）模式。

本发明一种万兆同步以太网的时钟同步方法的工作原理如下：

上游单元PLL频率合成器以25MHz TCXO（温补震荡器）做参考，将频率倍频到156.25MHz输出二路参考时钟，一路时钟给FPGA的10G BASE-KR接口做参考，另一路时钟给万兆以太网PHY做参考时钟。由于TCXO的相噪较好，25MHz TCXO时钟直接送入PLL频率合成器的第2级PLL做倍频，第1级PLL不使用。FPGA完成数字信号处理后，与万兆PHY之间通过10GBASE-KR接口收发数据，万兆以太网PHY通过10G BASE-T（10GBASE-T是一种使用铜缆双绞线连接， 数据层有效带宽为10Gbit/s）收发网线上的数据，同时将上游单元的PHY设置为master（主），PHY以其参考时钟156.25MHz收发网线上的数据。

下游单元，万兆以太网PHY设置为slave（从），通过网线收发数据。PHY支持同步以太网功能，从网线上恢复时钟，输出25MHz的SYNCEOUT（同步以太网恢复时钟）时钟。SYNCEOUT时钟给PLL频率合成器做参考，经过第1级PLL去抖，再由第2级PLL倍频，输出二路156.25MHz时钟，一路时钟给万兆以太网PHY做参考时钟，一路给FPGA的10G BASE-KR接口做参考时钟。FPGA与万兆PHY之间通过10GBASE-KR接口收发数据，由于参考时钟同源，因此收发10GBASE-KR高速串行数据的时钟同源。上下游之间没有连接网线时，PLL频率合成器具有时钟保持功能，可以输出稳定的156.25MHz时钟；当上下游单元之间通过网线建立起连接之后，下游PLL频率合成器输出的156.25MHz的时钟源来自上游的25MHz TCXO。由于万兆以太网PHY设置为loop timing模式，上下游收发时钟实现完全同步。

以上各时钟频率为举例使用，具体实施时根据需要可以采用其他频率。

优选地，PLL频率合成器的型号为AD9524BCPZ-REEL7，万兆以太网PHY型号为：BCM84851，FPGA型号：XC7K160T-2FFG676I。具体实施时，本领域技术人员可以选择具体型号。

以上为本发明较佳的实施方式，但本发明的实施方式并不受上述实施例的限制，其它的任何未违背本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化均应为等效的置换方式，都包含在本发明的保护范围之内。