成像像素及成像传感器的制作方法

本实用新型整体涉及成像系统，具体地讲，涉及具有用于处理重迭(eclipse)现象的电路的成像系统，更具体地讲，涉及一种成像像素及成像传感器。

背景技术：

图像传感器通常在电子设备，诸如，移动电话、相机和计算机中用来捕获图像。在典型布置方式中，电子设备设置有被布置成像素行和像素列的图像像素阵列。阵列中的每个图像像素包括经由转移门耦接到浮动扩散区的光电二极管。将列电路耦接到每个像素列以从图像像素读出像素信号。列电路通常实现相关双采样(CDS)过程，其涉及通过计算在重置操作期间采样的重置信号与在电荷转移操作之后采样的图像信号之间的差异来获得像素信号。

当至少一些像素暴露于强光(诸如来自太阳的直接照明)时，会发生重迭现象。强光可导致浮动扩散泄漏，这导致错误的重置信号被采样(即，在重置操作期间采样的重置信号可表现出小于期望重置电平的电压电平)。因此，经由CDS计算的像素信号成为不期望的小值，当过度照明的像素在应该为亮时却看起来为暗时，其效果被表现出来。

技术实现要素：

因此，期望提供具有用于补偿由重迭现象引起的误差的电路的改进成像系统，更具体地，成像像素及成像传感器。

根据一个方面，提供一种成像像素，包括：光电二极管；浮动扩散区；转移晶体管，所述转移晶体管被配置为将电荷从所述光电二极管转移到所述浮动扩散区；源极跟随器晶体管，其中所述浮动扩散区耦接到所述源极跟随器晶体管，并且其中所述源极跟随晶体管耦接到列输出线；和晶体管，所述晶体管耦接在所述浮动扩散区和电源端子之间，其中所述晶体管具有栅极，并且其中所述晶体管的所述栅极从耦接到所述列输出线的比较器接收控制信号。

在一个示例中，当所述列输出线的电压低于抗重迭偏置线的电压时，来自所述比较器的所述控制信号为高。

在一个示例中，所述晶体管被配置为当来自所述比较器的所述控制信号为高时生效。

在一个示例中，所述比较器在第一输入端处耦接到所述列输出线，并且其中所述比较器在第二输入端处耦接到抗重迭偏置线。

在一个示例中，所述晶体管被配置为当所述列输出线的电压低于抗重迭偏置线的电压时生效。

根据另一方面，提供一种成像像素，其在列输出线上输出图像信号，所述成像像素包括：光敏区；浮动扩散区；转移晶体管，所述转移晶体管耦接在所述光敏区和所述浮动扩散区之间；源极跟随器晶体管，所述源极跟随器晶体管耦接到所述浮动扩散区，其中所述源极跟随器晶体管耦接到所述列输出线；重置晶体管，所述重置晶体管耦接在所述浮动扩散区和第一电源端子之间；和抗重迭晶体管，所述抗重迭晶体管耦接在所述浮动扩散区和第二电源端子之间。

在一个示例中，所述抗重迭晶体管被配置为当所述列输出线上的电压小于阈值电压时生效。

在一个示例中，所述抗重迭晶体管具有栅极，所述栅极从数字重迭判断电路接收控制信号。

在一个示例中，所述抗重迭晶体管具有栅极，所述栅极从比较器接收输出信号，并且其中所述比较器具有耦接到所述列输出线的第一输入端以及耦接到偏置线的第二输入端。

根据又一方面，提供一种成像传感器，包括：多个像素，所述多个像素布置成行和列；多个列输出线，其中每个列输出线耦接到相应的像素列；和多个比较器，其中每个比较器具有耦接到相应的列输出线的第一输入端、耦接到抗重迭偏置线的第二输入端、输出端，并且其中每个像素包括：光电二极管；浮动扩散区，所述浮动扩散区被配置为从所述光电二极管接收电荷；和抗重迭晶体管，所述抗重迭晶体管耦接在所述浮动扩散区和电源端子之间，其中每个抗重迭晶体管的栅极耦接到所述多个比较器之一的输出端。

根据本实用新型的实施方案，能够补偿由重迭现象引起的误差。当满足重迭条件并且来自重置样本的噪声将与入射光样本中的噪声相关时，可以输出至少最小像素级。

附图说明

图1为可包括根据本实用新型实施方案的图像传感器的示例性电子设备的示意图。

图2为根据本实用新型实施方案的示例性像素阵列和相关读出电路的示意图，所述读出电路用于从像素阵列读出图像信号。

图3为根据本实用新型实施方案的耦接到抗重迭电路的图像像素的电路图。

图4为根据本实用新型实施方案的示出具有抗重迭电路的图像像素(诸如图3的图像像素)的操作的时序图。

图5为根据本实用新型实施方案的具有耦接到浮动扩散区的抗重迭电路的图像像素的电路图。

图6为根据本实用新型实施方案的示出图5的图像像素在重迭条件下的操作的时序图。

图7为根据本实用新型实施方案的示出图5的图像像素在非重迭条件下的操作的时序图。

图8为根据本实用新型实施方案的具有耦接到浮动扩散区的数字重迭判断电路的图像像素的电路图。

具体实施方式

本实用新型的实施方案涉及具有像素的图像传感器，该像素可具有抗重迭电路。图1中示出了可包括具有抗重迭电路的像素的示例性电子设备。电子设备10可以是数字相机、计算机、移动电话、医疗设备或其他电子设备。相机模块12(有时称为成像设备)可包括图像传感器16和一个或多个透镜14。在操作期间，透镜14将光聚焦到图像传感器16上。图像传感器16包括将光转换成数字数据的光敏元件(例如，像素)。图像传感器可具有任何数量(如，数百、数千、数百万或更多)的像素。典型的图像传感器可(例如)具有数百万的像素(如，百万像素)。例如，图像传感器16可包括偏置电路(例如，源极跟随器负载电路)、采样保持电路、相关双采样(CDS)电路、放大器电路、模拟-数字(ADC)转换器电路、数据输出电路、存储器(例如，缓冲电路)、寻址电路等。

可将来自图像传感器16的静态图像数据和视频图像数据提供给处理电路18。处理电路18可用于执行图像处理功能，诸如自动聚焦功能、深度感测、数据格式化、调节白平衡和曝光、实现视频图像稳定、脸部检测等。

处理电路18也可用于根据需要压缩原始相机图像文件(例如，压缩成联合图像专家组格式或简称JPEG格式)。在典型布置(有时称为片上系统(SOC)布置)中，图像传感器16和处理电路18在共用集成电路上实现。使用单个集成电路来实现图像传感器16和处理电路18可有助于降低成本。不过，这仅为示例性的。如果需要，图像传感器16和处理电路18可使用单独的集成电路来实现。处理电路18可包括微处理器、微控制器、数字信号处理器、专用集成电路或其他处理电路。

如图2所示，图像传感器16可包括包含被布置成行和列的图像传感器像素22(有时在本文称为图像像素或像素)的像素阵列20以及控制和处理电路24(其可包括例如图像信号处理电路)。阵列20可包含例如几百或几千行以及几百或几千列图像传感器像素22。控制电路24可耦接到行控制电路26和图像读出电路28(有时称为列控制电路、读出电路、处理电路或列解码器电路)。可以在衬底23上形成像素阵列20、控制和处理电路24、行控制电路26和图像读出电路28。如果需要，图像传感器16的一些或所有部件可替代地形成在除衬底23之外的衬底上，所述衬底可例如通过引线结合或倒装芯片结合连接到衬底23。

行控制电路26可从控制电路24接收行地址，并且通过行控制路径30将对应的行控制信号，诸如重置控制信号、行选择控制信号、电荷转移控制信号、双转换增益控制信号和读出控制信号提供给像素22。可将一根或多根导线(诸如，列线32)耦接至阵列20中的像素22的每一列。列线32可用于从像素22读出图像信号以及用于将偏置信号(例如，偏置电流或偏置电压)提供给像素22。如果需要，在像素读出操作期间，可使用行控制电路26选择阵列20中的像素行，并且可沿列线32读出由该像素行中的图像像素22生成的图像信号。

图像读出电路28可通过列线32接收图像信号(例如，由像素22生成的模拟像素值)。图像读出电路28可包括用于对从阵列20读出的图像信号进行采样和暂时存储的采样保持电路、放大器电路、模拟-数字转换(ADC)电路、偏置电路、列存储器、用于选择性启用或禁用列电路的闩锁电路，或者耦接至阵列20中的一个或多个像素列以用于操作像素22以及用于从像素22读出图像信号的其他电路。读出电路28中的ADC电路可将从阵列20接收的模拟像素值转换成对应的数字像素值(有时称为数字图像数据或数字像素数据)。图像读出电路28可针对一个或多个像素列中的像素通过路径25将数字像素数据提供给控制和处理电路24和/或处理器18(图1)。

图3示出耦接到抗重迭电路150的图像像素22的示意图。像素22包括光电二极管102(PD)、电荷转移门106、浮动扩散节点104(FD)、重置晶体管108、源极跟随器晶体管110(SF)，以及行选择晶体管112。光电二极管102经由电荷转移晶体管106耦接到浮动扩散节点104。控制信号TX可被驱动为高，以允许光电二极管102中累积的电荷转移到节点104。重置晶体管108连接在电源端子122和浮动扩散节点104之间。电源端子122可耦接到任何期望的偏置电压V_AAPIX(例如，1.8V、2.8V、介于1.5V和3.5V之间、介于1V和6V之间、大于1V、小于10V等)。可通过将重置信号RST驱动为高以将节点104驱动到V_AAPIX重置电平来使重置晶体管108导通。源极跟随器晶体管110和行选择晶体管112串联耦接在电源端子124和列输出线32之间。电源端子124可耦接到任何期望的偏置电压V_AAPIX(例如，1.8V、2.8V、介于1.5V和3.5V之间、介于1V和6V之间、大于1V、小于10V等)。列输出线32可耦接到电流源，诸如电流源128。晶体管110可具有连接到节点104的栅极，而晶体管112可具有由行选择信号SEL控制的栅极。

信号SEL可被驱动为高以使得信号可从像素22读出到列输出线上。列输出线上的电压Vpixout可表示在读出操作期间在任何给定时间点处的像素信号。如图3所示，电路150连接到列输出线。具体地讲，电路150包括串联连接在电源端子126和列输出线32之间的晶体管151和152。电源端子126可耦接到任何期望的偏置电压V_AAPIX(例如，1.8V、2.8V、介于1.5V和3.5V之间、介于1V和6V之间、大于1V、小于10V等)。晶体管151可具有接收抗重迭偏置电压(ECL_BIAS)的栅极端子。抗重迭偏置电压可为任何期望的电压(例如，1.7V、2.7V、介于1.5V和3.5V之间、介于1V和6V之间、大于1V、小于10V等)。晶体管152可具有接收抗重迭控制脉冲ECL_EN的栅极端子。电路150可帮助减轻重迭条件对像素数据的负面影响。

在重迭条件下，浮动扩散区104中的过量电荷可导致浮动扩散区处的电压下降。因为Vpixout与浮动扩散区处的电压成比例，所以重迭条件也导致Vpixout的电压降。因此，当对重置电荷电平进行采样时，重置电荷电平显示为低。这导致来自光电二极管的相关双采样读出不准确。抗重迭电路150通过在重置采样周期期间将Vpixout钳位到给定电压来帮助解决该问题。在图3中，ECL_BIAS可为任何期望的电压(例如，1.7V、2.7V、介于1.5V和3.5V之间、介于1V和6V之间、大于1V、小于10V等)。因此，图3中的抗重迭电路150确保采样的重置电荷电平将具有最小值(例如，1.7V或另一个期望的最小值)。即使浮动扩散区下降到低值，Vpixout将由于抗重迭电路150而保持在最小值。结合图4的时序图进一步详细地描述电路150的操作。

如前所述，相关双采样(CDS)用于校正成像像素中的噪声。可对浮动扩散区处的电压进行采样，以确定该成像像素的入射光曝光量。理想地，浮动扩散区处的电压全部与入射光相关联。然而，事实并非如此，其中一些电压将由于噪声而存在。为了隔离入射光产生的电压，相关双采样将FD处的重置电压电平与FD处的样本电压电平进行比较。重置电压电平是噪声产生的电压量，而样本电压电平包括噪声和入射光产生的电压。可从样本电压电平中减去重置电压电平，以隔离与入射光相关联的电压量。

图4示出可用于控制图3的图像像素22的控制信号。在图4的示例中，使用相关双采样(CDS)方案读出像素22。在时间t0处，信号SEL被驱动为高以启动读出操作。接下来，重置脉冲82激活重置晶体管108，这重置浮动扩散节点104上的电压。因为节点104的重置电压可改变，所以通常期望对节点104上的重置电压进行采样，使得可在稍后的时间从图像信号减去重置电压。采样保持控制信号(SHR)84可生效以采样并保持重置电压。TX脉冲86随后激活转移晶体管106，该转移晶体管响应于入射光将光电二极管102所累积的图像电荷从光电二极管102转移到浮动扩散节点104。采样保持控制信号(SHS)88可生效以采样并保持节点104中的转移电荷。相关联的图像处理电路然后可从累积的电荷减去重置电压以获得最终像素输出。信号SEL然后在读出操作结束时(在时间t3处)被驱动为低。

图4还示出列输出线上的浮动扩散区104和Vpixout的电压波形。曲线190示出当使用抗重迭电路150时Vpixout在强光照(即，重迭)条件期间的行为，而曲线192示出当不使用抗重迭电路时Vpixout在强光照条件期间的行为。如图所示，在两种情况下，RST脉冲82导致信号Vpixout被驱动为高到V₁。当不使用抗重迭电路时(曲线192)，Vpixout由于浮动扩散区中过量电荷(其降低浮动扩散区处的电压)而开始下降。当在t₁处进行采样时，Vpixout的值基本上低于期望的V₁。然后在t₂处的电荷转移之后对Vpixout进行采样。所得CDS输出(即，在t1处的Vpixout值-在t2处的Vpixout值)可被计算为值ΔV’，考虑到强光照条件，其为相对较低的值。这种不期望的效果有时被称为重迭现象，其中非常亮的物体的中心可能看起来是暗的，而外边缘看起来是亮的。

如果使用抗重迭电路150，则ECL_EN可使得晶体管152能够在重置采样周期期间生效。因此，如图4所示，即使FD的电压由于强光照条件而下降，当ECL_EN生效时，Vpixout仍将保持在最小电压电平(例如，1.7V或任何其他期望的最小电压)。当Vpixout下降到低于最小电压(有时称为“重置削波电平”)时，晶体管152导通电流并将Vpixout充电上升至最小电压(即，晶体管152将列输出线充电最高至至少最小电压)。因此，当在t1处对Vpixout的值进行采样时，Vpixout的值为至少最小电压。然后在t₂处的电荷转移之后再次对Vpixout进行采样。所得CDS输出(即，在t1处的Vpixout值-在t2处的Vpixout值)可被计算为值ΔV。通过使用抗重迭电路，计算的电荷电平(ΔV)比不使用抗重迭电路时(ΔV’)更大。

图3的抗重迭电路帮助克服重迭现象的负面影响。然而，使用图3的抗重迭电路有时导致来自电路150的重置电荷电平被采样(而不是来自浮动扩散区的重置电荷电平)。然后，在双采样计算中，重置电荷电平与来自浮动扩散区104的电荷电平结合使用。然而，因为用于计算中的重置电荷电平实际上不是来自浮动扩散区104，所以计算不是真正的相关双采样计算。这种类型的计算有时可称为不相关双采样计算。使用抗重迭电路和不相关双采样来获得图像数据，虽然比根本不使用抗重迭电路更精确，但是可能由于从列到列的像素重置电压变化而导致列固定模式噪声(cFPN)。为了获得更精确的图像数据，可使用防止这种类型的列固定模式噪声的抗重迭电路。

图5为具有抗重迭电路的示例性图像像素的示意图，该抗重迭电路直接修改浮动扩散区中的电荷以解释强光照条件，同时仍然确保相关双采样。图5中的像素22可具有与图3中的像素22类似的结构。具体地讲，如图5所示，像素22可包括光电二极管102，该光电二极管通过转移晶体管106耦接到浮动扩散区104。浮动扩散区104可通过重置晶体管108耦接到电源端子122。浮动扩散区104也可耦接到源极跟随器晶体管110。源极跟随器晶体管110可耦接到电源端子124。行选择晶体管112可耦接在源极跟随器晶体管110和列输出线32之间。

图5中的抗重迭电路150可包括比较器154。比较器154可具有耦接到列输出线32的第一输入端以及耦接到抗重迭偏置线156的第二输入端。因此，比较器154的正输入端(有时称为正端子)可从抗重迭偏置线156接收预定抗重迭偏置电压。比较器154的负输入端(有时称为负端子)可从列输出线32接收Vpixout。比较器可将Vpixout的大小与来自偏置线156的抗重迭偏置电压(ECL_BIAS)的大小进行比较。抗重迭偏置电压ECL_BIAS有时可称为阈值电压。比较器154的输出可为提供给晶体管153的栅极的抗重迭使能信号(ECL_EN)。抗重迭使能信号可具有指示抗重迭偏置电压是否大于Vpixout的值(例如，如果ECL_BIAS大于Vpixout，则信号ECL_EN可在逻辑高电平“1”下生效，而如果Vpixout大于ECL_BIAS，则ECL_EN可在逻辑低电平“0”下提供)。图5中的ECL_BIAS可为比图3中的ECL_BIAS更低的电压值。

比较器154的输出可被提供给晶体管153的栅极。晶体管153可耦接在电源端子160和浮动扩散区104之间。电源端子160可耦接到任何期望的偏置电压(例如，1.7V、2.7V、介于1.5V和3.5V之间、介于1V和6V之间、大于1V、小于10V等)。比较器和晶体管153可用作反馈回路以确保浮动扩散区保持在最小电荷电平下。例如，在强光照条件下，浮动扩散区104的电压可下降。这导致Vpixout也下降。如果Vpixout下降到低于ECL_BIAS，则比较器154的输出将使晶体管153生效，从而将浮动扩散区104耦接到电源端子160。这将使浮动扩散区104处的电荷上升到大致由电源端子160提供的偏置电压。Vpixout将相应地增加。如果Vpixout增加到高于ECL_BIAS，则晶体管153将解除生效，并且浮动扩散区将不再耦接到电源端子160。如果仍然暴露于强光照条件，则浮动扩散区处的电荷电平可继续下降，并且该循环可重复。最终，抗重迭电路150可用于确保浮动扩散区104的电荷电平在重置采样周期期间保持在最小电平以上。另外，利用这种类型的抗重迭电路，Vpixout总是与浮动扩散节点处的电荷电平成比例(而不是如结合图3所述人工地修改)。这样，确保读出为相关双采样读出。

比较器154可为任何期望类型的比较器。如果需要，比较器154可为具有滞后的比较器(例如，施密特触发器)。另外，虽然图5仅示出一个像素，但可以理解，图像传感器16可包括每列输出线一个比较器(并且因此每列像素一个比较器)。虽然每列可能只有一个比较器，但是晶体管153(其由比较器控制)可包括在阵列中的每个像素中。

图6为示出图5的示例性抗重迭电路的操作的时序图。图6示出在强光照(即，重迭)条件期间抗重迭电路的操作。在时间t0处，信号SEL被驱动为高以启动读出操作。接下来，重置脉冲82激活重置晶体管108，这重置浮动扩散节点104上的电压。因为节点104的重置电压可改变，所以通常期望对节点104上的重置电压进行采样，使得可在稍后的时间从图像信号减去重置电压。采样保持控制信号(SHR)84可生效以采样并保持重置电压。TX脉冲86随后激活转移晶体管106，该转移晶体管响应于入射光将光电二极管102所累积的图像电荷从光电二极管102转移到浮动扩散节点104。采样保持控制信号(SHS)88可生效以采样并保持节点104中的转移电荷。相关联的图像处理电路然后可从累积的电荷减去重置电压以获得最终像素输出。信号SEL然后在读出操作结束时(在时间t4处)被驱动为低。

图6还示出列输出线上的浮动扩散区104和Vpixout的电压波形。如图所示，具有重置脉冲82的重置晶体管108的生效导致浮动扩散区(FD)中的电压电平以及Vpixout增加。由于强光照条件，在t1处，当重置晶体管解除生效时，浮动扩散区处的电压可由于强的入射光而下降。在t2处，FD的电压(以及成比例地，Vpixout)可下降，直到Vpixout下降到低于ECL_BIAS。如前所述，图5中的比较器154可将Vpixout与来自偏置线156的ECL_BIAS进行比较。当Vpixout下降到低于ECL_BIAS时(例如，在t2处)，来自比较器(ECL_EN)的输出信号将在生效90处被断言为高。ECL_EN的高值可导致晶体管153生效。晶体管153的生效可将浮动扩散区104设置为来自电源端子160的偏置电压(防止FD的电压进一步减小)。

在重置读出周期结束之后，在t3处，来自光电二极管的电荷可被转移到浮动扩散区。在t3处，晶体管153可解除生效以防止对采样的不期望的干扰。如果需要，比较器154可仅在重置采样周期期间被启用(即，只有当SHR信号生效时，比较器154才可被启用)。例如，一旦重置脉冲82开始或者一旦重置脉冲82结束，比较器154便可被启用。在转移信号TX在86处被脉冲时，比较器154可被禁用。当比较器154被禁用时，晶体管153可解除生效。

任何期望的电压电平可用于抗重迭偏置电压ECL_BIAS或电源端子160的电压(例如，1.7V、1.8V、2.7V、2.8V、介于1.5V和3.5V之间、介于1V和6V之间、大于1V、小于10V等)。

图7为处于正常光照(即，非重迭)条件下的图5的抗重迭电路的示例性时序图。图7示出其中图5的抗重迭电路具有比图3的抗重迭电路更小的噪声的情况。在图7中，如在图6中，在t0处，信号SEL被驱动为高，以启动读出操作。接下来，重置脉冲82激活重置晶体管108，这重置浮动扩散节点104上的电压。然而，该示例示出其中浮动扩散节点104上的重置电压为低(由于重置电压的变化)的情况。因此，在t1处，当重置采样周期开始时，Vpixout可低于抗重迭阈值(即使存在正常光照条件)。因为Vpixout为低(即，低于ECL_BIAS)，所以ECL_EN在脉冲90处被断言为高，并且晶体管153生效。这使浮动扩散区处的电压以及Vpixout上升。因为存在正常光照条件，所以浮动扩散区处的电压在最初上升之后可能不下降，这意味着ECL_EN在t2处下降为低。在t3处，在重置采样周期结束之后，TX脉冲86激活转移晶体管106，该转移晶体管响应于入射光将光电二极管102所累积的图像电荷从光电二极管102转移到浮动扩散节点104。采样保持控制信号(SHS)88可生效以采样并保持节点104中的转移电荷。

总之，由于浮动扩散节点的重置电压的变化，在某些情况下，可能会错误地出现存在重迭条件。通过使用图5的抗重迭电路，浮动扩散区处的电压被直接修改。因此，当将重置电荷样本与入射光电荷样本进行比较时，存在的噪声量是相关的。换句话讲，即使重迭条件被错误地诊断，也不会对读出的准确性产生负面影响。这与图3的抗重迭电路相反。如果使用图3的抗重迭电路发生类似情况，则Vpixout将被修改。然而，浮动扩散节点电压将不被修改。在这种情况下，在重置期间Vpixout与浮动扩散区电压不成比例，从而导致在执行双采样计算时噪声增加。与图5的抗重迭电路不同，如果重迭条件被错误地诊断，则图3的抗重迭电路将对读出的准确性具有负面影响。

图3和图5的实施方案示出模拟域中的抗重迭电路。然而，如果需要，类似的概念可在数字域中实现。图8示出具有示例性数字抗重迭电路的成像像素。图8中的像素22可具有与图5中的像素22类似的结构。具体地讲，如图8所示，像素22可包括光电二极管102，该光电二极管通过转移晶体管106耦接到浮动扩散区104。浮动扩散区104可通过重置晶体管108耦接到电源端子122。浮动扩散区104也可耦接到源极跟随器晶体管110。源极跟随器晶体管110可耦接到电源端子124。行选择晶体管112可耦接在源极跟随器晶体管110和列输出线32之间。

图8中的抗重迭电路150可包括耦接到列线32的模拟-数字转换器(ADC)162。ADC可用于对Vpixout进行采样。Vpixout的转换值可被传递到数字重迭判断电路164。数字重迭判断电路可确定重迭条件是否存在并且相应地控制晶体管153。当存在重迭条件时，数字重迭判断电路可输出控制信号ECL_EN以使晶体管153生效。晶体管153可以与图5中的晶体管153类似的方式操作，不同之处在于数字重迭判断电路164发送控制信号，而不是比较器。代替使用如图5所示的抗重迭偏置电压ECL_BIAS，数字重迭判断电路可具有存储的阈值，其用于帮助确定重迭条件何时存在。阵列中每列像素可能存在一个ADC和数字重迭判断电路。

在各种实施方案中，成像像素包括光电二极管；浮动扩散区；转移晶体管，该转移晶体管被配置为将电荷从光电二极管转移到浮动扩散区；源极跟随器晶体管；以及晶体管，该晶体管耦接在浮动扩散区和电源端子之间。浮动扩散区可耦接到源极跟随器晶体管，并且源极跟随晶体管可耦接到列输出线。晶体管可具有栅极，并且晶体管的栅极可从耦接到列输出线的比较器接收控制信号。

成像像素还可包括耦接在浮动扩散区和附加电源端子之间的重置晶体管。成像像素还可包括耦接在源极跟随器晶体管和列输出线之间的行选择晶体管。列输出线可耦接到电流源。当列输出线的电压低于抗重迭偏置线的电压时，来自比较器的控制信号可为高的。晶体管可被配置为当来自比较器的控制信号为高时生效。比较器可在第一输入端处耦接到列输出线，并且比较器可在第二输入端处耦接到抗重迭偏置线。晶体管可被配置为当列输出线的电压低于抗重迭偏置线的电压时生效。比较器可在负输入端处耦接到列输出线，并且比较器可在正输入端处耦接到抗重迭偏置线。

在各种实施方案中，在列输出线上输出图像信号的成像像素可包括光敏区、浮动扩散区、耦接在光敏区和浮动扩散区之间的转移晶体管、耦接到浮动扩散区和列输出线的源极跟随器晶体管、耦接在浮动扩散区和第一电源端子之间的重置晶体管，以及耦接在浮动扩散区和第二电源端子之间的抗重迭晶体管。

成像像素还可包括耦接在源极跟随器晶体管和列输出线之间的行选择晶体管。抗重迭晶体管可被配置为当列输出线上的电压小于阈值电压时生效。抗重迭晶体管可具有栅极，该栅极从数字重迭判断电路接收控制信号。抗重迭晶体管可具有栅极，该栅极从比较器接收输出信号。比较器可具有耦接到列输出线的第一输入端以及耦接到偏置线的第二输入端。

在各种实施方案中，成像传感器可包括布置成行和列的多个像素、多个列输出线，以及多个比较器。每个列输出线可耦接到相应的像素列，每个比较器可具有耦接到相应列输出线的第一输入端、耦接到抗重迭偏置线的第二输入端、以及输出端，并且每个像素可包括光电二极管、被配置为从光电二极管接收电荷的浮动扩散区，以及耦接在浮动扩散区和电源端子之间的抗重迭晶体管。每个抗重迭晶体管具有耦接到多个比较器中的比较器的输出端的栅极。

每个像素还可包括耦接在光电二极管和浮动扩散区之间的转移晶体管。每个像素还可包括耦接到浮动扩散区的源极跟随器晶体管，以及耦接在源极跟随器晶体管和多个列输出线中的列输出线之间的行选择晶体管。每个像素还包括耦接在浮动扩散区和附加电源端子之间的重置晶体管。当第一输入小于第二输入时，比较器的输出可为高的，并且抗重迭晶体管可被配置为当比较器的输出为高时生效。

根据一个实施方案，成像像素可包括光电二极管；浮动扩散区；转移晶体管，该转移晶体管被配置为将电荷从光电二极管转移到浮动扩散区；源极跟随器晶体管；以及晶体管，该晶体管耦接在浮动扩散区和电源端子之间。浮动扩散区可耦接到源极跟随器晶体管，并且源极跟随晶体管可耦接到列输出线。晶体管具有栅极，并且晶体管的栅极从耦接到列输出线的比较器接收控制信号。

根据另一个实施方案，成像像素还可包括耦接在浮动扩散区和附加电源端子之间的重置晶体管。

根据另一个实施方案，成像像素还可包括耦接在源极跟随器晶体管和列输出线之间的行选择晶体管。

根据另一个实施方案，列输出线可耦接到电流源。

根据另一个实施方案，当列输出线的电压低于抗重迭偏置线的电压时，来自比较器的控制信号可为高的。

根据另一个实施方案，晶体管可被配置为当来自比较器的控制信号为高时生效。

根据另一个实施方案，比较器可在第一输入端处耦接到列输出线，并且比较器可在第二输入端处耦接到抗重迭偏置线。

根据另一个实施方案，晶体管可被配置为当列输出线的电压低于抗重迭偏置线的电压时生效。

根据另一个实施方案，比较器可在负输入端处耦接到列输出线，并且比较器可在正输入端处耦接到抗重迭偏置线。

根据一个实施方案，在列输出线上输出图像信号的成像像素可包括光敏区、浮动扩散区、耦接在光敏区和浮动扩散区之间的转移晶体管、耦接到浮动扩散区并且耦接到列输出线的源极跟随器晶体管、耦接在浮动扩散区和第一电源端子之间的重置晶体管，以及耦接在浮动扩散区和第二电源端子之间的抗重迭晶体管。

根据另一个实施方案，成像像素还可包括耦接在源极跟随器晶体管和列输出线之间的行选择晶体管。

根据另一个实施方案，抗重迭晶体管可被配置为当列输出线上的电压小于阈值电压时生效。

根据另一个实施方案，抗重迭晶体管可具有栅极，该栅极从数字重迭判断电路接收控制信号。

根据另一个实施方案，抗重迭晶体管可具有栅极，该栅极从比较器接收输出信号。

根据另一个实施方案，比较器可具有耦接到列输出线的第一输入端以及耦接到偏置线的第二输入端。

根据一个实施方案，成像传感器可包括布置成行和列的多个像素；多个列输出线，其中每个列输出线耦接到相应的像素列；以及多个比较器。每个比较器可具有耦接到相应列输出线的第一输入端、耦接到抗重迭偏置线的第二输入端、以及输出端。每个像素可包括光电二极管、被配置为从光电二极管接收电荷的浮动扩散区、以及耦接在浮动扩散区和电源端子之间的抗重迭晶体管。每个抗重迭晶体管可具有耦接到多个比较器中的比较器的输出端的栅极。

根据另一个实施方案，每个像素还可包括耦接在光电二极管和浮动扩散区之间的转移晶体管。

根据另一个实施方案，每个像素还可包括耦接到浮动扩散区的源极跟随器晶体管，以及耦接在源极跟随器晶体管和多个列输出线中的列输出线之间的行选择晶体管。

根据另一个实施方案，每个像素还可包括耦接在浮动扩散区和附加电源端子之间的重置晶体管。

根据另一个实施方案，当第一输入小于第二输入时，比较器的输出可为高的，并且抗重迭晶体管可被配置为当比较器的输出为高时生效。

前述内容仅是对本实用新型原理的示例性说明，因此本领域技术人员可以在不脱离本实用新型的实质和范围的前提下进行多种修改。