链路控制电路的制作方法

本发明涉及一种链路控制电路，用于控制父站用于与多个子站进行数据通信的链路。

背景技术：

pon(无源光网络)系统是包括父站和多个子站的一种通信系统。此系统通过使用安装在局端的olt(光线路终端)作为父站并且使用安装在每个用户房屋中的onu(光网络单元)作为子站来执行通信。

如图5所示，pon系统包括连接到主机网络的olt、多个(m个)onu、以及用于按照1：m连接olt和m个onu的光纤和光分路器sp。在此pon系统中，从多个onu发送的信号通过由光分路器sp合束(bundle)被发送到olt。因此，为了防止这些信号的冲突，ieee802.3和ieee802.3av规定了用于控制olt-onu通信的mpcp(多点控制协议)。

根据mpcp规定，在从olt到onu的下行链路通信中，olt通过时分复用发送被添加了分配给每个onu的id(标识号)的下行链路帧，并且该下行链路帧被光分路器分束(branch)并传输到所有onu。每个onu根据下行链路帧的id仅提取和接收寻址到该onu的下行链路帧。

另一方面，在从onu到olt的上行链路通信中，每个onu通过使用从olt分配的带宽(发送开始时间和发送持续时间)发送添加了从olt分配的id的上行链路帧，并且来自onu的上行链路帧由光分路器合并并传输到olt。olt根据上行链路帧的id判别出作为上行链路帧的发送源的onu并接收该帧。

olt基于mpcp周期性地执行发现过程，将id分配给新连接的onu，并建立连接。下面将对发现过程的概述进行说明。以下过程(1)至(7)对应于图6中所示的发现过程的各个控制帧。

(1)olt向所有onu发送发现门(gate)帧。该发现门帧描述olt的本地时间t1、新onu可以开始输出上行链路帧的时间t1、以及作为标识符的广播id。

(2)当还未建立到olt的链路的onu接收到发现门帧时，onu将发现门帧中描述的t1设置为其自身的本地时间，从而使该时间与olt同步。然后，在从发现门帧中指定的时间t1开始经过随机时间之后，onu向olt发送注册请求帧，从而请求注册。由于此时没有向onu分配id，所以广播id被描述为注册请求帧中的标识符。

(3)olt向已经发送注册请求帧的onu分配唯一的id，并通过发送注册帧向onu通知所分配的id。

(4)随后，olt向onu发送描述下一帧的发送开始时间t2的门帧，并等待注册ack帧的到达。

(5)在接收到注册帧和门帧时，onu在由门帧指定的发送开始时间t2发送注册ack帧。当olt从onu接收到注册ack帧时，建立olt和onu之间的链路。以上是发现过程。

(6)在建立链路之后，olt发送描述onu的上行链路信号的发送开始时间t3的门帧。

(7)onu接收门帧，在发送待机状态下等待直到在该帧中指定的发送开始时间t3为止，并计算在该时间之前累积的帧量。在发送开始时间t3，onu通过报告帧向olt通知发送帧量。

在接收到报告帧之后，olt根据从每个onu通知的发送帧量和带宽分配(dba：动态带宽分配)算法来组合各个onu的发送开始时间的顺序，并向onu顺序地发送门帧。在接收到门帧时，onu在门帧中指定的时间发送上行链路帧，并发送用于获得下一门帧的报告帧。olt和onu通过按照上述过程重复通信来维持链路。注意，如果olt在预定时段中不能从onu接收上述帧，则olt确定超时，并断开到该onu的链路。

下面将说明要在olt中使用的通信处理lsi的结构示例。如图7所示，一般性通信处理lsi包括接收处理电路、fec电路、加密电路、链路控制电路、数据处理电路和发送处理电路，并且每个电路基于来自外部连接到通信处理lsi的主机cpu的初始设置进行操作。

首先，接收处理电路将从每个onu发送的上行链路帧划分为控制帧和数据帧。控制帧是用于实现目前为止所说明的olt-onu发现过程的通信帧，并且还指用于执行从olt到onu的控制的一般帧。数据帧是除控制帧之外的帧。

fec电路和加密电路对这两种帧执行纠错处理和解密处理，并将处理后的帧输入到链路控制电路。链路控制电路识别控制帧和数据帧，并将数据帧输入到数据处理电路。另一方面，链路控制电路对控制帧进行终结。链路控制电路根据上行链路控制帧将下行链路控制帧输出到fec电路和加密电路。已经接收到数据帧的数据处理电路执行缓冲处理和对主机网络的桥接处理，并将数据帧输出到sni(服务网络接口)侧。

数据处理电路根据从sni侧输入的下行链路帧的目的地mac地址等指定目的地onu，将对应于该onu的id添加到该帧，并通过链路控制电路将该帧输出到fec电路和加密电路。链路控制电路识别包含在下行链路数据帧中的控制帧，并且如果存在控制帧，则执行与该帧相对应的处理。发送处理电路对数据帧和控制帧进行时分复用，并将复用的帧输出到uni(用户网络接口)。注意，数据帧和控制帧的时分复用不需要仅由发送处理电路来执行，也可以由前级的链路控制电路来执行。

下面将说明链路控制电路所需的详细功能。链接控制电路接收多种类型的控制帧，并执行与每种类型相对应的处理。作为示例，将说明当接收到注册ack帧时要执行的处理。在图8所示的注册ack帧的帧格式(ieee802.3av)中，规定了控制帧对于所有类型都具有64字节的长度(无论是否是注册ack帧)，并且在图8中所描述的字段之后填充0，使得长度变为64字节。此外，控制帧信息包含根据id不同的信息(例如，sa)、以及对所有id共同但根据类型不同的信息(例如，类型(type)和操作码(opcode))。

当注册ack帧被输入到链路控制电路时，链路控制电路首先判定类型字段和操作码字段是否分别是type＝0x8808和opcode＝0x0006。如果判定结果指示所有信息匹配，则链路控制电路将接收到的帧视为注册ack帧，并开始接收过程。

注册ack帧接收过程主要包括帧正常/异常接收判定和各种定时器的启动/停止过程。在帧正常/异常接收判定中，判定注册ack帧字段中的da(目的地地址)是否正确(da丢弃判定)，数据(data)字段中的“回波分配端口(echoedassignedport)，回波同步时间(echoedsynctime)”的值是否与发送注册帧时的值相同(回波参数判定)，在通过使用时间戳字段的值和本地时间值计算的rtt(往返时间)中是否发生漂移(drift)(漂移检查判定)等等。

如果判定结果指示正常接收，则这意味着建立了链路，因此链路控制电路执行停止用于测量注册ack的最大接收间隔的定时器的过程，并启动用于执行对onu的活动管理的定时器。另一方面，如果判定结果指示异常接收，则链路控制电路执行丢弃帧的过程。

为了执行上述过程，链路控制电路需要具有判定类型的功能(类型判定功能)、通过根据类型使用字段值或固定值执行计算来执行帧处理的功能(帧处理功能)、测量时间的功能(定时器功能)、以及管理每个id的状态机并控制每个处理块的功能(状态管理功能)。注册ack帧的处理示例是控制帧处理的接收过程的示例。除了上述处理之外，发送过程还需要生成控制帧的功能(帧生成功能)。处理dba的功能(带宽控制功能)也是必要的。

如图9所示，传统的链路控制电路具有用于针对每个id存储整个控制帧的缓冲存储器(专利文献1)。为了确保未来的可扩展性，一个cpu通过参考诸如接收帧存储器和发送帧存储器之类的缓冲存储器，基于诸如mpcp处理程序之类的软件顺序地执行链路控制过程，例如控制帧类型判定、帧处理、帧生成和状态管理。

接下来，将参考图10来说明传统帧处理的操作示例。

如图10所示，当接收到帧时(步骤a1)，执行类型判定以判定接收到的帧是否是控制帧(步骤a2)。如果接收到的帧是控制帧，则将整个帧存储在缓冲存储器中(步骤a3)。当控制器中的处理准备完成时，从缓冲存储器中读出控制帧，并且控制器再次执行类型判定(步骤a4)，并执行与该类型相对应的帧处理(步骤a5)。之后，生成要向onu发送的控制帧(步骤a6)，将其存储在发送帧缓冲器中(步骤a7)，并进行发送(步骤a8)。

如上所述的现有技术具有这样的硬件，该硬件当接收到没有分配id的控制帧时，执行通过参考id分配管理寄存器来分配未使用的id的操作，因此能够减少未分配id专用的存储器。然而，基本上，一个cpu通过参考缓冲存储器基于软件顺序地执行这些过程，这引起以下问题。

首先，用于存储控制帧的存储器容量只能减少到id数×帧长度。此外，链路控制电路在存储器中重复存储每个id的不必要信息，并且随着id数量的增加，这增加了电路规模。另外，由于随着id数量的增加软件处理的负荷增加，整个电路的处理速度降低，因此不能在期望的时间内完成处理。

通过使用多个基于硬件的处理器作为所有处理器，可以解决这些问题。但是，如果将基于硬件的处理器用作所有处理器，则无法再确保未来的可扩展性。可以通过使用诸如fpga之类的硬件来保证可扩展性，但是如果使用fpga，则电路规模和功耗会急剧增加。这是因为fpga具有可以逐位改变电路结构的特征，因此具有与所有应用相对应的可扩展性。综上所述，迄今为止还不可能实现在确保可扩展性的同时实现小面积和实时处理的链路控制电路。

现有技术文献

专利文献

专利文献1：日本专利申请公开no.2012-80402

技术实现要素：

发明要解决的技术问题

本发明是为了解决上述问题而完成的，其目的在于提供一种链路控制电路，该链路控制电路能够消除由于id数量的增加而导致的电路规模的增加和处理速度的降低，同时保持未来的可扩展性。

解决问题的方案

为了实现上述目的，根据本发明的链路控制电路是一种链路控制电路，所述链路控制电路在与多个子站进行数据通信的父站中使用，并控制要在与所述子站的数据通信中使用的链路，所述链路控制电路包括多个硬件处理单元作为上述硬件处理单元，所述多个硬件处理单元被配置为操作为：上行链路解析器单元，被配置为通过事件帧通知由从所述子站接收的上行链路控制帧通知的所述链路的控制的内容；定时器单元，被配置为启动/停止用于管理所述链路的状态的定时器，并通过事件帧通知所述定时器的到期；帧生成单元，被配置为生成下行链路控制帧，所述下行链路控制帧包含要向所述子站通知的所述链路的控制的内容；以及状态管理单元，被配置为根据来自所述上行链路解析器单元和所述定时器单元的所述事件帧来管理所述链路的状态，并且根据所述链路的状态，通过事件帧指示所述定时器单元启动/停止所述定时器，并通过事件帧指示所述帧生成单元生成所述下行链路控制帧，从而控制所述链路的连接建立、维持和断开，其中，所述多个硬件处理单元中的每个硬件处理单元包括：存储器，被配置为存储描述相应处理操作的能够外部改变的内部程序；以及处理器，被配置为根据所述内部程序来执行处理操作。

本发明的效果

在本发明中，主机cpu重写这些硬件处理单元的内部程序和内部寄存器的参数。这使得可以实现帧类型判定的各种标准和处理内容以及各种定时器。

因此，链路控制电路可以由专用于链路控制过程的可编程硬件处理单元来构成。因此，可以消除因id数量的增加而引起的电路规模的增加和处理速度的降低，同时保持未来的可扩展性。

附图说明

图1是示出了根据第一实施例的链路控制电路的结构的框图；

图2是示出了根据第一实施例的帧处理的流程图；

图3是示出了根据第二实施例的链路控制电路的结构的框图；

图4是示出了根据第三实施例的链路控制电路的结构的框图；

图5示出了pon系统的结构示例；

图6是示出了发现过程的时序图；

图7示出了一般通信处理lsi的结构示例；

图8示出了注册ack帧的帧格式(ieee802.3av)；

图9是传统链路控制电路的框图；以及

图10是示出了传统帧处理的流程图。

具体实施方式

在下文中将参考附图对本发明的实施例进行说明。

[第一实施例]

首先，将参考图1来说明根据本发明的第一实施例的链路控制电路10。

链路控制电路10在与多个子站进行数据通信的父站中使用，并且具有通过操作多个硬件处理单元来控制要在与这些子站的数据通信中使用的链路的功能。

如图1所示，链路控制电路10包括作为主要硬件处理单元的上行链路解析器单元11、定时器单元12、帧生成单元13、下行链路解析器单元14和状态管理单元15。

将以下述情况为例对本发明进行说明：父站是构成pon系统的olt，子站是连接到olt的onu，并且链路控制电路10通过如图7所示的连接结构与接收处理电路、fec电路、加密电路、数据处理电路和发送处理电路一起封装在通信处理lsi中。

形成在链路控制电路10中的硬件处理单元具有以下功能作为主要功能，olt通过这些功能来控制将在与onu的数据通信中使用的链路。

上行链路解析器单元11具有以下功能：通过事件帧来通知由从子站接收的上行链路控制帧通知的链路控制的内容。

定时器单元12具有以下功能：启动/停止用于管理链路状态的定时器，并通过事件帧来通知定时器到期。

帧生成单元13具有以下功能：生成和输出下行链路控制帧，该下行链路控制帧包含要向子站通知的链接控制的内容。

状态管理单元15具有：根据来自上行链路解析器单元11和定时器单元12的事件帧来管理链路状态的功能；根据链路的状态通过事件帧指示定时器单元12启动/停止定时器、并且根据链路的状态通过事件帧指示帧生成单元13生成下行链路控制帧的功能；以及通过使上述功能相互配合来控制链路的连接建立、维持和断开的功能。

此外，下行链路解析器单元14具有：在从主机网络接收的下行链路帧中选择要向子站发送的下行链路数据帧的功能；以及向多路复用器(mux)16输出所选择的下行链路数据帧的功能，多路复用器(mux)16对所选择的下行链路数据帧和从帧生成单元13输出的下行链路控制帧进行多路复用。

这些硬件处理单元中的每个包括：用于存储描述相应处理操作的内部程序的内部存储器，用于保持要在处理操作中使用的参数的内部寄存器，以及用于根据内部程序和参数执行处理操作的处理器。这些内部程序和参数保存在内部存储器和内部寄存器中，以便能够由如前面描述的图7所示的外部连接到链路控制电路10的主机cpu改变。

此外，作为硬件处理单元中的上行链路解析器单元11、帧生成单元13和下行链路解析器单元14的结构示例，还可以应用日本专利no.5992847(日本专利公开no.2014-165714)或日本专利申请no.2016-210246的结构。在这种情况下，这些硬件处理单元包括选择器、alu(算术逻辑单元)、以及寄存器以作为处理器。选择器提取指示输入帧的类型的数据，并且alu通过对来自选择器的数据执行减法处理来确定帧类型。通过从内部程序向选择器和alu输出控制信号，可以提取任意部分并执行任意类型的计算。通过使用类似的结构，可以改变选择器中帧数据的顺序，并将数据保存在寄存器中。这使得可以生成帧。

另外，作为硬件处理单元中的定时器单元12的结构示例，可以应用日本专利公开no.2017-028381或日本专利申请no.2017-000973的结构。在这种情况下，定时器单元12包括用于以任意粒度(精度)从任意初始值开始倒数计时的递减计数器，以作为处理器。通过从内部程序指定递减计数器的初始值和粒度，可以实现各种定时器。

此外，日本专利申请no.2016-131453的结构可以应用为硬件处理单元中的状态管理单元15的结构示例。在这种情况下，状态管理单元15包括用于处理专用于状态改变过程的指令的电路、用于该指令的解码器、以及用于确定与该指令相对应的地址的电路，以作为处理器。内部程序包含这些指令集的组合。通过内部程序改变指令集组合，从而实现各种状态管理过程。

[第一实施例的操作]

下面将说明根据本实施例的链路控制电路10的操作。

状态管理单元15用作上行链路解析器单元11、定时器单元12、帧生成单元13和下行链路解析器单元14的控制器，管理每个用于标识子站的id的状态机，并控制这些硬件处理单元。

状态管理单元15通过事件帧向这些硬件处理单元通知指示链路的状态改变的事件、与链路控制之外的控制帧的终结过程有关的事件、或者与诸如oam(运营管理和维护)之类的维护运营管理有关的事件的内容。

事件帧包含用于标识子站的id、待处理的状态机的状态号、指示事件类型的事件号、指示帧类型的类型信息、以及指示事件的内容的数据(事件数据)。事件数据的示例是包含的每个id的信息。在状态管理单元15的内部程序中描述事件内容，并且通过稍后重写事件内容来实现灵活的状态机。

上行链路解析器单元11判定接收到的帧的类型，并执行控制帧的终结过程。定时器单元12根据来自状态管理单元15的定时器启动/停止指令来操作定时器。帧生成单元13生成与来自状态管理单元15的指令相对应的控制帧。

下行链路解析器单元14从数据处理电路接收下行链路数据帧，并判定下行链路数据帧是否包含要作为控制帧处理的帧信息。如果包含控制帧，则下行链路解析器单元14执行终结控制帧的过程。如果不包含，则下行链路解析器单元14向复用器16输出数据帧。

在上行链路解析器单元11和下行链路解析器单元14的内部程序中描述了帧类型判定的标准和处理内容，并且可以通过稍后改变内部程序来执行各种帧判定和处理。在定时器单元12的内部程序中描述了与定时器类型相对应的初始值和超时时间，并且可以通过稍后改变内部程序来实现各种定时器。

接下来，将参考图2以接收到注册ack帧的情况为示例来说明根据第一实施例的控制帧接收侧进行的操作。

如图2所示，当注册ack帧被输入到上行链路解析器单元11时(步骤b1)，上行链路解析器单元11提取类型字段和操作码字段中的信息，并基于该信息来判定类型(步骤b2)。

如果确定输入帧是注册ack帧，则上行链路解析器单元11执行正常接收/异常接收判定。更具体地，作为da丢弃判定，上行链路解析器单元11将存储在内部寄存器中的正确da信息与输入的da信息进行比较。此外，作为漂移检查判定，上行链路解析器单元11提取时间戳字段，计算rtt，并将rtt与存储在寄存器中的漂移判定参考值进行比较(步骤b3)。到目前为止的处理等同于图10中所示的帧接收过程。

现将说明状态管理单元15的操作。在这些判定过程完成之后，上行链路解析器单元11生成到状态管理单元15的事件帧。作为事件信息，上行链路解析器单元11在事件帧中插入id、管理mpcp链路的状态机的状态号、指示注册ack接收的事件号、以及注册ack帧中的“回波分配端口，回波同步时间”，并向状态管理单元15输出该事件帧。

已经接收到从上行链路解析器单元11输出的事件帧的状态管理单元15首先基于id和状态号确定引起状态改变的状态机。另外，状态管理单元15将接收到的“回波分配端口，回波同步时间”的值与存储在状态管理单元15的内部寄存器中的用于报告发送的“分配端口，同步时间”的值进行比较。如果两个值匹配，则状态管理单元15确定接收是正常接收。

如果确定接收是正常接收，则这意味着建立了onu和olt之间的链路，因此状态管理单元15将管理mpcp链路的状态机的状态改变为链接状态。随后，状态管理单元15生成要向定时器单元12发送的两种类型的事件帧。一种是用于测量注册ack的最大接收间隔的定时器的停止过程事件。另一种是用于执行对onu的活动管理的定时器启动事件。id、定时器类型和测量时间被插入到事件帧的信息中。

上面已经说明了当接收到注册ack时上行链路解析器单元11、状态管理单元15和定时器单元12的协作。接下来，将继续根据图2以门帧发送为示例来说明在控制帧发送侧的上行链路解析器单元11、状态管理单元15和帧生成单元13的协作。

在接收到报告帧(步骤b3)之后，链路控制电路10通过使用报告帧中的onu发送帧通知量和dba算法来计算每个onu的带宽分配量，并通过使用门帧来通知发送开始时间。在该实施例中，上行链路解析器单元11使用dba算法来执行带宽计算，并且通过使用事件帧向状态管理单元15发送要插入到门帧中的发送开始时间。

通过使用上行链路解析器单元11已经接收到发送开始时间的状态管理单元15生成门帧生成指令事件，并向帧生成单元13输出所生成的事件。计算出的发送开始时间被插入到门帧生成指令事件的事件数据中。帧生成单元13的内部寄存器存储门帧的模板，该模板并不根据id而不同。帧生成单元13通过使用该模板和包含在事件中的发送开始时间来生成门帧(步骤b4)，并将门帧输出到外部(步骤b5)。

[第一实施例的效果]

在如上所述的该实施例中，链路控制电路10包括多个硬件处理单元，该多个硬件处理单元被配置为操作为：上行链路解析器单元11，其作为事件输出通过上行链路控制帧从子站通知的链路控制的内容；定时器单元12，其启动/停止定时器，并根据定时器的到期来输出与链路有关的事件；帧生成单元13，其生成包含要向子站通知的链路控制内容的下行链路控制帧；以及状态管理单元15，其根据来自上行链路解析器单元11和定时器单元12的事件来管理链路状态，并且根据链路状态指示定时器单元12启动/停止定时器，并根据链路状态指示帧生成单元13生成下行链路控制帧，从而控制链路的连接建立、维持和断开。

另外，这些硬件处理单元中的每个包括用于存储描述相应处理操作的能够外部改变的内部程序的存储器，以及用于根据内部程序执行处理操作的处理器。

更具体地，每个硬件处理单元根据内部程序和存储在硬件处理单元的内部寄存器中的能够外部改变的参数来执行处理操作。

因此，主机cpu可以通过重写这些硬件处理单元的内部程序和内部寄存器中的参数，来实现帧类型判定的各种标准和处理内容以及各种定时器。

因此，链路控制电路10可以由专用于链路控制过程的可编程硬件处理单元来构成。这使得可以消除因id数量的增加而引起的电路规模的增加和处理速度的降低，同时保持未来的可扩展性。

此外，在该实施例中，当每个硬件处理单元输出事件帧时，可以将作为处理操作对象的用于标识子站的id添加到要输出的事件帧。此外，可以将作为处理操作对象的用于标识上行链路控制帧或下行链路控制帧的帧类型的类型信息添加到要输出的事件帧。

因此，可以以与id的数量相等的数量保存要针对每个id保存的信息，并且可以对所有id共同地保存要针对每种帧类型保存的信息。由于这消除了对传统处理流程中所需的帧累积、帧传送和帧类型判定的需要，所以可以减小电路规模。

而且，并非由处理速度不同的处理单元来执行所有过程，而是由具有相同处理速度的硬件处理单元分散执行所有过程。因此，即使当id的数量增加时，硬件处理单元之间也不存在处理性能差异，因此可以高速地执行这些过程。

另外，该实施例还可以包括：作为硬件处理单元的下行链路解析器单元14，其从输入的下行链路帧中选择要向子站发送的下行链路数据帧，并且向多路复用器输出下行链路数据帧，该多路复用器对下行链路数据帧和从帧生成单元13输出的下行链路控制帧进行多路复用。

因此，不仅对于上行链路帧中包含的控制帧的帧判定，而且还对于下行链路数据帧中包含的控制帧的帧判定，可以通过使用硬件处理单元来消除因id数量的增加而引起的电路规模的增加和处理速度的降低，同时保持未来的可扩展性。

[第二实施例]

下面将参照图3来说明根据本发明的第二实施例的链路控制电路10。

已经以每个硬件处理单元具有内部寄存器的情况为示例对第一实施例进行了说明。在该实施例中，如图3所示，将说明使用可从所有硬件处理单元访问的共享寄存器而不是使用内部寄存器的情况。

在该实施例中，共享寄存器单元17包括由所有硬件处理单元共享的多个共享寄存器，并且每个硬件处理单元根据内部程序和存储在共享寄存器单元17中的相应共享寄存器中的能够外部改变的参数来执行其处理操作。

在这种情况下，根据id而不同的信息被存储在共享寄存器单元17中，并且每个硬件处理单元通过使用id作为地址来读/写共享寄存器的数据。

[第二实施例的效果]

在如上所述的该实施例中，链路控制电路10还包括共享寄存器单元17，共享寄存器单元17包括由硬件处理单元共享的多个共享寄存器，并且每个硬件处理单元根据其自身的内部程序和存储在共享寄存器单元17中的相应共享寄存器中的能够外部改变的参数来执行其处理操作。

因此，可以从任何处理单元访问根据id而不同的信息，因此除状态管理单元15之外的处理单元可以增加使用该信息进行的处理的变型的数量。因此，由于可以在状态管理单元15和每个处理单元之间交换更简单的事件，所以可以分散状态管理单元15上的负载。

[第三实施例]

下面将参照图4来说明根据本发明的第三实施例的链路控制电路10。

在第一实施例和第二实施例中，上行链路解析器单元11执行带宽计算。然而，本发明不限于此。如图4所示，第三实施例包括专用硬件加速器(hwa)单元18。通过使用事件帧向硬件加速器单元18通知报告帧的要在带宽计算中使用的数据部分，并且硬件加速器单元18使用dba算法执行带宽计算。

[第三实施例的效果]

如上所述，本实施例还包括硬件加速器单元18，其作为链路控制电路10的硬件处理单元，快速地执行上行链路解析器单元11中的针对上行链路控制帧的帧处理。这可以减少上行链路解析器单元11的处理负荷，该处理负荷容易高于其他硬件处理单元的处理负荷。因此，可以减小与其他硬件处理单元的处理负荷差异，并且可以提高整个链路控制电路10的操作速度。

注意，硬件加速器单元18也可以用在另一应用中，而不是如上所述的带宽分配计算中。例如，硬件加速器单元18还可以用作用于查找在接收到注册请求时是否已经注册sa的硬件。也可以不在一个应用中而是在多个应用中使用硬件加速器单元18。

注意，还可以使上行链路解析器单元11通过使用事件帧向状态管理单元15通知报告帧的要在带宽计算中使用的数据部分，并且使状态管理单元15使用dba算法来执行带宽计算。

[实施例的扩展]

已经参照实施例对本发明进行了说明，但是本发明不限于上述实施例。在本发明的范围中，可以对本发明的布置和细节作出本领域技术人员可以理解的各种改变。还可以通过在实施例彼此不矛盾的情况下将它们自由地组合来执行实施例。

附图标记的解释

10...链路控制电路，11....上行链路解析器单元，12...定时器单元，13...帧生成单元，14...下行链路解析器单元，15...状态管理单元，16...多路复用器，17...共享寄存器单元，18...硬件加速器单元。