基于FPGA技术的多功能车辆总线中继器的制作方法

本发明涉及列车网络通讯领域，尤其涉及基于fpga技术的多功能车辆总线中继器

技术背景

多功能车辆总线mvb(multifunctionvehiclebus)是列车通信网络tcn(traincommunicationnet)的一部分，遵循iec61375《列车通信网络》(简称tcn标准)标准，主要用于有互操作性和互换性要求的互联设备之间的串行数据通信。mvb总线的传输介质分成电气短距离esd、电气中距离emd以及光纤三种，而在实际运用中多采用电气中距离介质emd。电气中距离emd则采用变压器耦合和屏蔽双绞线介质，传输速率为1.5mbits/s，尽管emd的mvb总线采用差分传输以提高传输距离，但在长距离传输、车厢跨接以及复杂的机车环境下，信号衰减在所难免。因此，在iec61375标准中要求采用mvb中继器来提高信号的传输距离，并规定mvb中继器属于0类设备，具备通信信号的再生和放大功能，但不具备数据通信能力。

目前的mvb中继器产品主要以西门子和阿尔斯通等国外公司的为主，设计是用专用的mvb控制芯片实现的，按照iec61375标准的规定，采用冗余结构设计，实现信号的再生和放大功能。

技术实现要素：

本发明提供一种基于fpga技术的mvb总线中继器，利用通用fpga技术，解决现有技术的不足。

本发明提供的总线中继器，按照iec61375标准规定，采用冗余结构设计，分为a和b两路并行数据通信中继通道。每路均包括：mvb网络1信号物理接口、mvb网络2信号物理接口、fpga模块和电源模块。

所述的mvb信号物理接口：mvb总线物理介质分为esd、emd和ogf三种方式，本发明针对的是emi)方式。接收时，mvb差分信号经过变压器耦合转变为模拟信号，再经过低通滤波器、信号放大器和运算放大器将模拟信号转换为ttl电平的数字信号送入fpga模块；发送时，fpga模块将发送的数字信号送入rs485通信驱动芯片，ttl电平的数字信号转换为差分信号，再经过通信变压器对差分信号驱动放大，最终送入到总线中。屏蔽双绞线与所述的中继器连接，采用db9连接器。

所述的fpga模块包括：双向的解码模块和编码模块、方向控制模块、时间控制模块和数据转换模块。

优选地，所述解码模块对输入的信号进行数字滤波并采样，实时检测总线状态，检测到帧的起始位后，同步帧时钟，并对帧的数据段进行解码，检测到帧的结束位后完成一个帧数据的解码操作；

优选地，所述编码模块完成的主要功能有：帧起始位编码、数据段编码和帧的结束位编码。数据编码是根据解码的数据顺序，按照先入先出的原则，移位编码输出；

优选地，所述方向控制模块控制着通信数据的传输方向。中继器是连接mvb网络1和2的数据通信通道，冗余结构的每路通道中，都具有通信数据从mvb网络1流向网络2，和从网络2流向网络1的功能需要。所述的方向控制模块，根据解码模块检测到的帧起始位，选定和其对应方向的编码模块，同时屏蔽反方向的编码模块和解码模块；

优选地，所述时间控制模块完成以下四个时间的控制：

1、iec61375标准规定帧数据在中继器中传输延时不能超过3.0us，本发明延时时间为2.33us，即1个起始位时间+3个数据位周期时间；

2、帧数据传输结束后，延时2us时间释放对该方向数据传输的锁定；

3、当同一方向相邻mvb帧时间间隔大于2us，并小于4.17us时，增加帧间隔延时到4.17us；

4、从检测到起始位开始计时，当连续解码的时间超过227.7us时，判断为超长帧并终止此帧的解码。

优选地，所述数据转换模块根据解码的数据顺序，按照先入先出的原则，解码数据存入fifo，编码模块将fifo中数据编码输出。

所述电源模块，系统电源提供两路独立的电源，分别供电给a路mvb通信中继和b路mvb通信中继。系统电源输入范围：直流36v到直流160v，两路输出均为直流5v输出，各自中继通路内完成所需电源的转换。

附图说明

图1本发明基于fpga技术的多功能车辆总线中继器的功能结构示意图

具体实施方式

为使本发明的目的、技术方案和方法更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图1所示，本发明基于fpga技术的多功能车辆总线中继器的功能结构包括：mvb网络1信号物理接口、mvb网络2信号物理接口、fpga模块和电源模块，a和b路并行工作，冗余设计。

本发明实施例中，解码模块中数字滤波采用48兆赫兹的采样频率，每3个采样时钟为一个采样单元，对每个采样单元中的3次采样信号进行3取2处理，取3次采样信号中相同的2个信号电平做为数字滤波信号输出，进而实现对mvb总线信号的滤波处理；

本发明实施例中，解码模块起始位解码过程，工作时钟频率为24兆赫兹，mvb信号的下降沿触发起始位的判断，下降沿同时触发对工作时钟的计数工作，mvb上升沿触发计数暂停，判断mvb信号“0”电平的宽度，当宽度在7到9个工作时钟周期期间视为有效起始位，触发后续解码工作，反之继续检测总线状态。

本发明实施例中，解码模块数据位解码过程，mvb信号传输速率是1.5兆赫兹，每个数据位周期为667ns，解码工作时钟频率是24兆赫兹，把每个mvb数据位和主从帧开始定界符位分为两个码元解码，每个码元周期为8个工作时钟周期，在工作时钟的上升沿采样码元电平，当第4和第5个时钟的采样电平相同时，取其为码元电平“1”或“0”，并将其存入数据处理模块fifo存储器中。

本发明实施例中，编码模块编码过程，编码工作时钟频率是24兆赫兹，根据控制信号，触发编码输出时，输出8个时钟周期的“0”信号作为起始位；之后根据fifo存储器内数据，输出各码元数据，每个码元数据的周期均为8个工作时钟周期；触发编码结束输出时，输出16个时钟周期的“0”信号，之后置编码输出为高阻状态。

本发明实施例中，方向控制模块工作过程，方向控制模块控制着两个方向的通信数据流向，即：从mvb网络1到mvb网络2；从mvb网络2到mvb网络1。两个方向的解码模块实时监测mvb网络1和2的通信数据，当检测到有效的帧数据时，方向控制模块，选通与解码模块对应的编码模块，屏蔽反方向的解码模块和编码模块。本发明将每一位的主从帧开始定界符分为两个码元，有效的主帧起始码元序列为：起始位+“1、1、0、0、0、1”；有效的从帧起始码元序列为：起始位+“1、0、1、0、1、0”。当方向控制模块，监测到以上两个码元序列时，视为有效的帧数据，触发后续的中继工作。

本发明实施例中，时间控制模块工作过程，中继编解码工作时钟频率为24兆赫兹，起始位和每个码元均占用8个工作时钟周期，有效的帧数据起始判断占用一个起始位+6个码元位时间，监测到有效的帧数据时，触发编码的输出，进而实现中继器传输延迟时间为2.33us。当编码模块输出帧数据结束位后，时间控制模块延时2us释放对反方向编解码的屏蔽。当编码模块输出帧数据结束位后，触发时钟控制模块监测该方向下一有效帧数据，当下一个有效帧数据时间小于1.84us时，增加编码输出延时到1.84us，即相邻帧传输间隔为4.17us。当监测到起始位时，触发时钟控制模块开始计时，当连续解码的时间超过227.7us时，判断为超长帧并终止此帧的后续解码工作。

本发明实施例中，数据转换模块工作过程，所述数据转换模块根据解码的码元数据顺序，按照先入先出的原则，存入fifo中，fifo的大小为：16×1bit，每一个bit代表一个码元数据。当解码模块监测到数据结束位后，停止解码工作。当fifo数据为空时，完成一次帧数据的中继传输工作。

本发明实施例中，系统电源部分，所述系统电源由两路独立的电源组成，分别供电给a路和b路中继通道。系统电源输入范围：直流36v到直流160v，两路独立电源输出均为直流5v输出。各自功能模块内，再将直流5v转换成所需的3.3v和1.5v。

以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明实施例技术方案的范围。