一种视频处理器中的时钟备份电路及视频处理器的制作方法

本申请涉及电路技术领域，尤其涉及一种视频处理器中的时钟备份电路及视频处理器。

背景技术：

在视频处理器系统中，时钟是至关重要的，其中各种控制、传输和输出时序等均离不开时钟。如果时钟停止工作，系统将会瘫痪。所以，对于整个系统而言，时钟必须具有很高的稳定性，时钟的稳定性，决定整个系统的稳定性。

一般系统的时钟由晶振产生，由于其存在一定的失效率，故对于系统的关键时钟，常规设计均采用了时钟备份的方式，来提高系统的稳定性，实现方式如图7。如图7所示，采用2个时钟晶振分配接入fpga芯片，由fpga芯片实时检测晶振时钟是否正常，当主时钟和备用时钟均正常情况下，则fpga将主时钟切换至业务芯片，供其工作，当检测到主时钟异常时，则将备用时钟切换至业务芯片。

fpga检测时钟晶振是否正常的方式为，在一定时间内对主时钟和备时钟计数，该一定时间由fpga工作时钟晶振产生，正常情况下，计数值为一个恒定值，当计数值变小或为零，则说明对应晶振出现故障。

然而现有的方法存在以下缺点：时钟晶振检测由fpga完成，成本高，且fpga工作也需要一个本地工作时钟晶振，当此时钟晶振出现故障，则fpga同样会停止工作，不能将正常的时钟晶振切换至相应的业务芯片。

技术实现要素：

本申请实施例提供了一种视频处理器中的时钟备份电路及视频处理器，本申请实施例不需额外的工作时钟晶振，且成本较低，电路稳定性好。

有鉴于此，本申请第一方面提供了一种视频处理器中的时钟备份电路，包括：第一单稳态触发器、第二单稳态触发器、逻辑运算模块和时钟选择模块；

所述第一单稳态触发器的输入端与主时钟晶振连接，所述第二稳态触发器的输入端与备时钟晶振连接，所述第一单稳态触发器的暂态时间大于主时钟晶振输出的时钟信号周期，所述第二单稳态触发器的暂态时间大于备时钟晶振输出的时钟信号周期；

所述逻辑运算模块的一个输入端与所述第一单稳态触发器的输出端连接，另一个输入端与所述第二单稳态触发器的输出端连接；

所述时钟选择模块的选择控制端与所述第一单稳态触发器和所述第二单稳态触发器中任意一个的输出端连接，使能端与所述逻辑运算模块的输出端连接，两个信号输入端分别与主时钟晶振和备时钟晶振连接，输出端与业务芯片连接；

当所述主时钟晶振和所述备时钟晶振存在一个正常时，所述逻辑运算模块输出驱动所述时钟选择模块工作的电平，使得所述时钟选择模块选择正常的时钟信号作为所述业务芯片的工作时钟信号，且当所述主时钟晶振和所述备时钟晶振均正常时，优先选择主时钟晶振输出的时钟信号作为所述业务芯片的工作时钟信号。

优选地，

所述第一单稳态触发器的正面边缘触发输入端与所述主时钟晶振连接。

优选地，

所述第二单稳态触发器的正面边缘触发输入端与所述主时钟晶振连接。

优选地，

所述第一单稳态触发器和所述第二单稳态触发器暂态时均输出高电平，所述时钟选择模块的选择控制端与所述第一单稳态触发器的输出端连接。

优选地，

所述逻辑运算模块为或门。

优选地，

所述第一单稳态触发器和所述第二单稳态触发器暂态时均输出低电平，所述时钟选择模块的选择控制端与所述第一单稳态触发器的输出端连接。

优选地，

所述逻辑运算模块为与非门。

本申请第二方面提供一种视频处理器，包括本申请第一方面所述的任意一种时钟备份电路。

从以上技术方案可以看出，本申请实施例具有以下优点：

本申请实施例中，提供了一种视频处理器中的时钟备份电路及视频处理器，包括：第一单稳态触发器、第二单稳态触发器、逻辑运算模块和时钟选择模块；第一单稳态触发器的输入端与主时钟晶振连接，第二稳态触发器的输入端与备时钟晶振连接，第一单稳态触发器的暂态时间大于主时钟晶振输出的时钟信号周期，第二单稳态触发器的暂态时间大于备时钟晶振输出的时钟信号周期；逻辑运算模块的一个输入端与第一单稳态触发器的输出端连接，另一个输入端与第二单稳态触发器的输出端连接；时钟选择模块的选择控制端与第一单稳态触发器和第二单稳态触发器中任意一个的输出端连接，使能端与逻辑运算模块的输出端连接，两个信号输入端分别与主时钟晶振和备时钟晶振连接，输出端与业务芯片连接；当主时钟晶振和备时钟晶振存在一个正常时，逻辑运算模块输出驱动时钟选择模块工作的电平，使得时钟选择模块选择正常的时钟信号作为业务芯片的工作时钟信号，且当主时钟晶振和备时钟晶振均正常时，优先选择主时钟晶振输出的时钟信号作为业务芯片的工作时钟信号；

在本申请实施例中，当时钟信号正常时，会使单稳态触发器由稳态变成暂态，而由于单稳态触发器的暂态时间大于时钟信号周期，所以在时钟信号正常期间，单稳态触发器输出端的电平维持不变；然后通过逻辑运算模块将两个单稳态触发器的输出电平转换成驱动时钟选择模块工作的电平，控制时钟选择模块工作，且当主时钟晶振和备时钟晶振存在一个正常时，逻辑运算模块输出的控制信号为高电平，使得时钟选择模块选择正常的时钟信号作为业务芯片的工作时钟信号，且当主时钟晶振和备时钟晶振均正常时，优先选择主时钟晶振输出的时钟信号作为所述业务芯片的工作时钟信号；与基于fpga芯片的备份方法相比，本申请实施例成本较低，而且不需要额外的工作时钟，所以不会因额外工作时钟的故障而影响备份的功能，电路稳定性较好；并且，本申请实施例可以调整单稳态触发器中的电阻和电容值，以适应不同频率的时钟信号，电路灵活性高。

附图说明

图1为本申请实施例中的时钟备份电路的结构示意图；

图2为本申请实施例中时钟备份电路的一个实施例的结构示意图；

图3为本申请实施例中的第一信号时序图；

图4为本申请实施例中的第二信号时序图；

图5为本申请实施例中的第三信号时序图；

图6为本申请实施例中的第四信号时序图；

图7为现有技术中的时钟晶振电路。

具体实施方式

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

请参阅图1，本申请实施例中的时钟备份电路的结构示意图。

本申请实施例提供了一种视频处理器中的时钟备份电路，包括：第一单稳态触发器3、第二单稳态触发器4、逻辑运算模块5和时钟选择模块6；

第一单稳态触发器3的输入端与主时钟晶振1连接，第二稳态触发器的输入端与备时钟晶振2连接，第一单稳态触发器3的暂态时间大于主时钟晶振1输出的时钟信号周期，第二单稳态触发器4的暂态时间大于备时钟晶振2输出的时钟信号周期。

需要说明的是，对于单稳态触发器，存在稳态和暂态两种工作状态；当不外加触发信号时，单稳态触发器处于稳态，当外加触发信号时，单稳态触发器会变为暂态，经过一段时间后，单稳态触发器会重新变回稳态。而暂态时间与触发信号的长短无关，仅由单稳态触发器电路的参数决定。

所以，只要合理调整单稳态触发器内部的参数，使得暂态时间大于两次触发信号的时间间隔，就可以在暂态结束前，再次使得单稳态触发器变为暂态，那么当触发信号一直以该时间间隔到来，单稳态触发器将一直保持暂态。

可以理解的是，将时钟信号作为触发信号，只要时钟信号正常，单稳态触发器将一直保持暂态，输出的电平一直保持稳定；而当时钟信号异常时，即经过一个周期后，未能触发单稳态触发器，那么单稳态触发器的输出电平将发生变化。

假设时钟信号的频率为25mhz，则周期为40ns，那么便可以将单稳态触发器的暂态时间调整为tw，对应地，可以反推出单稳态触发器内部的参数。

另外需要说明的是，在本申请实施例中，主时钟晶振1和备时钟晶振2发出的时钟信号可以相同，也可以不同，当两个时钟信号的频率不同时，可以相应地调整各自的单稳态触发器的参数，使得第一单稳态触发器3的暂态时间大于主时钟晶振1输出的时钟信号周期，第二单稳态触发器4的暂态时间大于备时钟晶振2输出的时钟信号周期。

逻辑运算模块5的一个输入端与第一单稳态触发器3的输出端连接，另一个输入端与第二单稳态触发器4的输出端连接。

时钟选择模块6的选择控制端与第一单稳态触发器3和第二单稳态触发器4中任意一个的输出端连接，使能端与逻辑运算模块5的输出端连接，两个信号输入端分别与主时钟晶振1和备时钟晶振2连接，输出端与业务芯片连接。

可以理解的是，当至少存在一个时钟信号是正常的，才能进行选择并将正常的时钟信号作为业务芯片的工作时钟信号；若两个时钟信号都是异常的，那么需要控制时钟选择模块6停止，所以采用逻辑运算模块5对第一单稳态触发器3和第二单稳态触发器4的输出电平进行计算，使得当主时钟晶振1和备时钟晶振2存在一个正常时，逻辑运算模块5输出驱动时钟选择模块6工作的电平，使得时钟选择模块6选择正常的时钟信号作为业务芯片的工作时钟信号，且当主时钟晶振1和备时钟晶振2均正常时，优先选择主时钟晶振1输出的时钟信号作为业务芯片的工作时钟信号。

其中，驱动时钟选择模块6工作的电平可以为高电平。

根据单稳态触发器的工作原理可知，控制时钟选择模块6的选择控制端的电平，可以对两个时钟信号进行选择。

与基于fpga芯片的备份方法相比，本申请实施例成本较低，而且不需要额外的工作时钟，所以不会因额外工作时钟的故障而影响备份的功能，电路稳定性较好；并且，本申请实施例可以调整单稳态触发器中的电阻和电容值，以适应不同频率的时钟信号，电路灵活性高。

进一步地，第一单稳态触发器3的正面边缘触发输入端可以与主时钟晶振1连接。

进一步地，第二单稳态触发器4的正面边缘触发输入端可以与主时钟晶振1连接。

需要说明的是，单稳态触发器的状态改变可以通过上升沿触发，也可以通过下降沿触发；若在正面边缘触发输入端外加触发信号，当上升沿到来时，单稳态触发器的状态由稳态变成暂态。

进一步地，第一单稳态触发器3和第二单稳态触发器4暂态时均可以输出高电平，时钟选择模块6的选择控制端与第一单稳态触发器3的输出端连接。

可以理解的是，为了保证只有一个时钟信号正常时，也能控制时钟选择器工作，当驱动时钟选择模块6工作的电平为高电平时，可以采用或门作为逻辑运算模块5。

进一步地，第一单稳态触发器3和第二单稳态触发器4暂态时均可以输出低电平，时钟选择模块6的选择控制端与第一单稳态触发器3的输出端连接。

可以理解的是，为了保证只有一个时钟信号正常时，也能控制时钟选择器工作，当驱动时钟选择模块6工作的电平为高电平时，可以采用与非门作为逻辑运算模块5。

本申请实施例还提供一种视频处理器，包括本申请实施例的任意一种时钟备份电路。

上面是对一种时钟备份电路的结构和连接方式进行的详细说明，为便于理解，下面将以一具体应用场景对一种时钟备份电路的应用进行说明，应用例包括：

请参阅图2，本申请实施例中时钟备份电路的一个实施例的结构示意图。

如图2所示，在本应用例中，第一单稳态触发器3和第二单稳态触发器4的结构相同。下面以第一单稳态触发器3为例说明其具体的电路连接关系。

第一单稳态触发器3的输入端与主时钟晶振1连接，第一单稳态触发器3的rd端口与电压源连接，且rd端口与电压源之间设置有电阻，其中rd端口是直接复位低和正边缘触发输入端；a端口通过电阻接地；rext端口通过电阻与电压源连接，cext端口通过电容和电阻与电压源连接，如图2所示的电路中，rext端口和cext端口共用一个电阻和一个电压源；端口q作为输出端口。

本应用例采用或门作为逻辑运算模块5，从图2中可以看出，或门的输出端与时钟选择模块6的oe端口连接，第一单稳态触发器3和第二单稳态触发器4的输出端分别与或门的两个输入端连接，而第一单稳态触发器3的输出端还与时钟选择模块6的选择控制端sel连接。

第一单稳态触发器3和第二单稳态触发器4的输出端分别与时钟选择模块6的in1端口和in2端口连接，并且，在本应用例中，驱动时钟选择模块6工作的电平为高电平，当选择控制端sel的输入高电平时，采用第一单稳态触发器3输出的时钟信号作为业务芯片的工作时钟信号，而当选择控制端sel的输入低电平时，采用第二单稳态触发器4输出的时钟信号作为业务芯片的工作时钟信号。

采用本应用的时钟备份电路对时钟信号进行备份，对应的信号时序号如图3至图6所示：

当主时钟晶振1与备份时钟晶振均正常情况下，输出时序如图3所示，2个单稳态触发器在2个正常时钟晶振驱动下，均输出高电平，相应地，clk1_state＝1，clk2_state＝1，时钟选择模块6选择主时钟晶振1向业务芯片输出时钟信号。

当主时钟晶振1正常，而备份时钟晶振异常情况下，输出时序如图4所示，与第一单稳态触发器3将一直保持高电平输出，而第二单稳态触发器4由于备份时钟晶振故障，将由暂态变为稳态输出，输出为低电平，相应地，clk1_state＝1，clk2_state＝0，时钟选择模块6选择主时钟晶振1向业务芯片输出时钟信号。

当主时钟晶振1在运行过程中出现故障，则第一单稳态触发器3，将由暂态变为稳态，由于备份时钟晶振其运行正常，则第二单稳态触发器4，仍然保持暂态；对应地，clk1_state＝0，clk2_state＝1，时钟选择模块6选择备时钟晶振2向业务芯片输出时钟信号，输出时序如图5所示。

当主时钟晶振1与备份时钟晶振均故障时，与之相连的2个单稳态触发器将回到稳态输出，输出均为0，对应地clk1_state＝0，clk2_state＝0，时钟选择模块6将关闭时钟信号的输出，输出时序如图6所示。

以上所述，以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。