专利名称：具有多相结构的数字式接收机的制作方法
技术领域：
本发明涉及一种数字式接收机，尤其是一种从多通道离散时间数据中抽取特定通道数据的装置。
数字式接收机接收离散时间数据，并从其中抽取出所需的通道数据，而所接收的离散时间数据是由模拟-数字(A/D)转换器从多通道模拟信号转换来的。
如
图1所示，传统的数字式接收机包括乘法器10和12，一个本机振荡器14及一个低通滤波器(LPT)16。该LPT16可以是一个分选的低通FIR(有限冲激响应)滤波器。
在操作中，加到数字式接收机输入端的输入信号S[n]是由I通道分量和Q通道分量组成。输入信号S[n]的一个例子可由下式给出S[n]=I[n]·cosWsn+Q[n]·sinWsn……(1)其中I[n]·cosWsn及Q[n]·sinWsn表示分别代表I通道分量和Q通道分量。
输入信号S[n]通过乘法器10和12与对应通道的中频信号sin[Wsn]及cos[Wsn]相乘，并分别产生一个基带信号及一个高频信号。该中频信号cos[Wsn]及sin[Wsn]是由本机振荡器14产生的。由乘法器10及12产生的基带信号及高频信号被送到LPF16,LPF16滤除高频分量，并仅通过用户需要接收的基带信号。
在如上所述的数字式接收器的结构中，因为输入信号S[n]是经采样被数字转换过的信号，所以乘法器10及12应该与输入信号S[n]的采样速率具有相同的数据处理速率。如果输入信号S[n]的采样速率很高，则乘法器10及12的数据处理速率也应该高，以便以高采样速率处理输入信号S[n]。在这种情况下，有一个缺点，即如果数字式接收机是通过使用商用DSP(数字信号处理器)芯片而实现，则具有高数据处理速率的乘法器应由芯片提供。即便乘法器是由芯片实现的，该复杂的乘法器也会对其它处理器有影响，因此，不能使用DSP芯片。
因此本发明的一个目的是提供一个通过在其后部安放的一个乘法器来减小负载，以使具有一个低数据处理速率的数字式接收机。
为达到上述目的，这里提供了一个本发明的多相结构的数字式接收机，它具有由给定的采样速率转换过来的数字输入信号，并包括对输入信号或对前面延时器的一个输出顺序延时的多个延时器；具有第一下采样器的第一支路，用于根据输入信号的独有特性，而在可能的范围内降低输入信号的采样速率；多个下采样器，用于根据输入信号的独有特性，而在可能的范围内降低输入信号的采样速率；一个第一滤波器，用于从接收到的来自第一下采样器的信号中仅滤波所需通道的信号；多个滤波器，用于从接收到的来自多个下采样器的信号中滤波所需通道的信号；一个第一加法器，用于将第一滤波器的输出加到紧随的滤波器的一个输出上；多个加法器，分别用来将前面加法器的一个输出加到相应的滤波器上；与第一支路具有相同结构的一个第二支路，第一和第二支路依据延时器是对称的；第一乘法器，用来将第一支路的最后一个加法器的输出乘以e-jWsMn；第二乘法器，用来将第二支路的最后一个加法器的输出乘以ejWsMn；第二加法器，用来将第一及第二乘法器的输出彼此相加，以产生一个与I通道相应的信号；第三加法器，用来在第一与第二乘法器的输出之间产生一个差值；第三乘法器，用来将第三加法器的输出乘以一个复数，以产生一个与Q通道相对应的信号。
现在结合附图进行下述详细的说明，使本发明以上的及其它的目的、特征及优点变得显而易见图1是传统的数字式接收机的框图；图2是本发明最佳实施例的具有多相结构的数字式接收机的框图；图3显示了传统数字式接收机的一个支路结构；以及图4显示了图3中数字式接收机的一个支路结构。
相应于本发明的一个输入信号是由数字式接收机中前面的A/D转换器转换过来的数字信号。很显然使用规定的采样频率将模拟信号转变为数字信号。对模拟信号采样的采样速率是由采样频率决定的。如果采样频率提高了，采样速率与之成正比地增加。在以下说明中，使用了上述术语对前面解释过的内容没有再额外地说明。
根据本发明最佳实施例的数字式接收机，如图2所示，包括加法器216-1,……,216-n,222-1,……,222-n,230及232，滤波器214-0,……,214-n及220-0,……,220-n，下采样器212-0,……,212-n及218-0,……,218-n，延时器210-1,……,210-n，及乘法器224,226及228。
下采样器(down-sampler)212-0,……,212-n及218-0,……,218-n接收具有任一频率(采样速率)fs的离散时间信号x[n]，并根据输入信号x[n]的独有特性在可能范围内降低采样速率。虽然未在图2中显示出，但频率fs表示与输入级相连的A/D转换器中使用的采样频率。
滤波器214-0,……,214-n及220-0,……,220-n具有原形滤波器的多相结构，该多相结构具有一种功能，用来将图1所示的分选(decimating)的低通FIR滤波器的一个输出与包含所需通道中频的一个复数增益相乘。该多相结构在IEEE，第73卷，1990年1月，第56-93页，Vaidyanathan所写“Multirate Digital Filters,Filter Banks,Polyphase Networks,and Application”(多速率数字滤波器、滤波器组、多相网络及应用)中予以说明。
延时器210-1,……,210-n中的每一个将输入信号x[n]分别延迟一个采样周期。
根据每个采样数据，加法器216-1,……,216-n及222-1,……,222-n将由滤波器或由前面的加法器及滤波器产生的两个信号彼此相加。更详细地说，加法器216-1将由滤波器214-0及214-1产生的两个信号彼此相加。加法器222-1将由滤波器220-0及220-1产生的两个信号彼此相加。根据每个采样数据，加法器232及230在乘法器224及226产生的信号之间形成一个和信号及一个差信号。其它加法器中的每一个将由前面的加法器及相应的滤波器产生的两个信号彼此相加。
乘法器224产生一个通过将采样数据乘以e-jWsMn而得到的信号。乘法器226产生一个通过将采样数据乘以ejWsMn而得到的信号。
延时器210-1,……,210-n彼此相连，以便能将输入信号x[n]顺序延迟一个采样周期。下采样器212-0,……,212-n及滤波器214-0,……,214-n成双地与加法器216-1,……,216-n所述输入端连在一起。只有下采样器212-0及滤波器214-0成双地连接在一个输入信号端及加法器216-1之间。下采样器212-1,……,212-n及滤波器214-1,……,214-n成双地连接在延时器210-1,……,210-n的输出端及加法器216-1,……,216-n之间。
下采样器218-0,……,218-n、滤波器220-0,……,220-n及加法器222-1,……,222-n与下采样器212-0,……,212-n、滤波器214-0,……,214-n及加法器216-1,……,216-n依延时器210-1,……,210-n为基础具有对称结构。即，依延时器210-1,……,210-n为基础，其两侧具有相同的结构。以下，下采样器212-0,……,212-n,滤波器214-0,……,214-n及加法器216-1,……,216-n将被称为第一支路；下采样器218-0,……,218-n，滤波器220-0,……,220-n及加法器222-1,……,222-n将被称为第二支路。
第一支路的加法器216-n的输出与乘法器224相连，第二支路的加法器222-n的输出与乘法器226相连。乘法器224及226的输出都与加法器230及232相连。加法器230的输出与乘法器228相连。
操作时，图2中的数字式接收机与图1中的数字式接收机在接收输入信号上有很大的不同。在图1的数字式接收机中，通过A/D转换器的输入信号被乘以一个正弦信号cos[]及sin[]，之后该合成信号被传送到下一级。然而在图2的数字式接收机中，具有被下采样器的下速率M降低了速率的信号与正弦信号cos[]及sin[]相乘，并将合成信号传送到下一级。可以理解，通过放置在数字式接收机后部的乘法器224及226，正弦信号cos[]及sin[]与具有被下速率M降低了速率的输入信号相乘。由于下采样器的下速率(down rate)M依赖于输入信号，所以容易理解所有下采样器都有它自己的下速率。
图2中的数字式接收机可由两个支路进行操作。接收到的来自A/D转换器的离散时间信号通过(M-1)个延时器210-1,……,210-n。在这种情况下，由于存在有不通过延时器而处理输入信号的下采样器及滤波器，所以延时的量比与下速率M相应的值小1。延时器210-1,……,210-n的输出与M个滤波器214-0,……,214-n及220-0,……,220-n并行地卷积。滤波器214-0,……,214-n及220-0,……,220-n具有滤波器的多相结构，该结构有一个功能，即将图1所示FIR滤波器的一个输出乘以一个复数增益，该增益包含一个所需通道的中频Ws。滤波器214-0,……,214-n的所述输出及滤波器220-0,……,220-n的所述输出都彼此相加，并分别乘以一个标准化的复数增益e-jWsMn及ejWsMn。将该相乘结果彼此相加，因此得到一个所需通道的I分量。
类似地，为得到Q分量，先计算出两个支路上输出信号的差，并将该差值乘以-j，如同由正弦信号cos[]及sin[]的相关特性中所知道的那样。
用一个数学公式，在图3中指出了图1中数字式接收机的模型。图3所示的一个输出信号y[n]可由下式给出y[n]=Σrh[Mn-r]·x[r]·coswsr----(2)]]>其中x[n]是一个通过A/D转换器的输入信号，Ws是所需通道的一个标准化的中频，h[n]是一个系统脉冲响应，M是下速率。
图3中的结构被分为图4中所示的两个支路的情况将会由以下等式导出。上述等式(2)可由以下等式(3)表示。即y[n]=Σrh[Mn-r]·x[r]·cosWsr]]>=Σrh[Mn-r]·x[r]·(ejwsr+e-jwsr2)]]>=12Σrh[Mn-r]·x[r]·(ejwsr+e-jwsr)]]>=12Σrh[Mn-r]·x[r]·(ejws(Mn-Mn+r)+e-jws(Mn-Mn+r))]]>=12ejWsMnΣrh[Mn-r]·x[r]·e-jWs(Mn-r)]]>+12e-jWsMnΣrh[Mn-r]·x[r]·ejWs(Mn-r)----(3)]]>所述乘法器在幂函数的低速率下工作。滤波器410a及410b可分别由1/2{h[n]e-jWsn}]]>及1/2{h[n]ejWsn},]]>表示。
图4中所指示的滤波器410a和410b被改进为多相滤波器。下采样器412a和412b和滤波器410a及410b可用“Noble恒等式”互换位置。在有关Vaidyanathand的“Multirate System and Filter Banks”(多速率系统和滤波器组)第199至122页，Englewood Cilffs，1993年，中有“Nobel恒等式”的详细内容。
在图2的数字式接收机中，由“Noble恒等式”，下采样器412a及412b，被与滤波器410a及410b互换位置。图2中所示的滤波器214-0，……，214-n的Z变换Hws,K(Z)如下HWs,K(Z)=ΣnhWs(K+Mn)Z-n,]]>0≤K≤M-1如图2所示滤波器220-0，……，220-n的Z变换H-Ws,K(Z)如下H-Ws,K(Z)=Σnhh-Ws(K+Mn)Z-n,]]>0≤K≤M-1
其中，HWs,K(Z)是多相滤波器hWs[n]的Z变换，H-Ws,K(Z)是多相滤波器h-Ws[n]的Z变换。
在由上述等式(3)及“Noble恒等式”构造的数字式接收机中，输入信号x[n]通过下采样器212-0及218-0加到滤波器214-0及220-0上。将经过滤波器214-0及220-0的被HWs,K(Z)及H-Ws,k(Z)滤波的输出提供给加法器216-1及222-1。输入信号x[n]被延时器210-1,……,210-n依次延时，之后加到下采样器212-1,……,212-n及218-1至218-n，在这些下采样器中其采样速率被降低。将下采样器212-1,……,212-n及218-1至218-n的输出通过滤波器214-1,……214-n及220-1,……,220-n进行滤波。滤波器214-1,……,214-n及220-1,……,220-n的输出被提供给加法器216-1至216-n和222-1,……222-n。用提供给加法器216-1和222-1的两个信号产生一个要加到下一级的加法器上的和信号。将加法器216-n和222-n的输出信号加到乘法器224和226上，并被分别乘以e-jWsMn和ejWsMn。乘法器224和226的输出被加到加法器230上。该加法器230在乘法器224和226的输出之间产生一个差信号。该加法器230的输出被加到乘法器228，并被乘以-j，因此产生了一个Q通道信号。将乘法器224和226的输出加到加法器232，以产生一个和信号。由加法器232产生的该和信号是对应I通道的最终输出信号y[n]。
如上所述，在信号的独有特性的范围内，本发明的有多相结构的数字式接收机通过使用“Noble恒等式”减小了输入端的信号速率。以高处理速率处理输入信号的数字式接收机可由商用的DSP实现。因为根据多相结构的独有特性来并行处理信号是可能的，所以根据本发明的该数字式接收机比传统数字式接收机的信号处理速率要快。因此，系统的效率最高。
虽然参照一定的最佳实施例对本发明进行了图示和说明，但本领域的技术人员应理解，任何依据本发明作出的各种形式和细节的变化都包括在本发明权利要求定义的精神和范围内。
权利要求
1．一种具有按给定采样速率转换的数字输入信号的多相结构的数字式接收机，其特征是，该数字式接收机包括多个延时器，用来对所述输入信号或前面延时器的输出顺序进行延时；第一支路，包括第一下采样器；多个下采样器；第一滤波器；多个滤波器；第一加法器及多个加法器，其中第一下采样器用来根据所述输入信号的独有特性，在可能范围内降低所述输入信号的采样速率，所述多个下采样器用来根据所述输入信号的独有特性，在可能范围内降低所述输入信号的采样速率，所述第一滤波器用来从接收到的来自所述第一下采样器的信号中仅滤波所需通道的信号，所述多个滤波器用来从接收到的来自所述多个下采样器的信号中仅滤波所需通道的信号，所述第一加法器用来将第一滤波器的输出与紧随的滤波器的输出相加，所述多个加法器用来分别将前面加法器的输出加到相应的滤波器上；第二支路，具有与所述第一支路相同结构，所述第一和第二支路依所述延时器为基础是对称的；第一乘法器，用来将第一支路的最后一个加法器的输出乘以e-jWsMn；第二乘法器，用来将第二支路的最后一个加法器的输出乘以ejWsMn；第二加法器，用来将所述第一和第二乘法器的输出彼此相加，以产生一个与I通道相对应的信号；第三加法器，用来在所述第一和第二乘法器的输出之间产生差值；以及第三乘法器，用来将所述第三加法器的输出乘以一个复数，以产生一个与Q通道相对应的信号。
2．如权利要求1的数字式接收机，其特征是，构成所述第二支路的滤波器用Z变换滤波所需通道，Z变换由下式给出H-Ws,K(Z)=Σnh-Ws(K+Mn)Z-n,]]>0≤K≤M-1其中M是下速率。
3．如权利要求2的数字式接收机，其特征是，构成所述第一支路的所述滤波器用Z变换滤波所需通道，Z变换由下式给出HWs,K(Z)=ΣnhWs(K+Mn)Z-n,]]>0≤K≤M-1其中M是下速率。
4．如权利要求3的数字式接收机，其特征是，构成所述第一和第二支路的所述滤波器中的每一个都具有多相结构。
全文摘要
一种具有多相结构的数字式接收机,其中将乘法器安装在数字式接收机的后部,并且将下采样器位于该乘法器的前面,由此可在比输入信号速率要低的速率上处理信号。
文档编号H04L5/02GK1214585SQ9812032
公开日1999年4月21日 申请日期1998年8月29日 优先权日1997年8月29日
发明者崔镇圭 申请人:三星电子株式会社