处理器660可以可操作来访问和执行来自存储器装置700的 存储指令和来自存储器装置700的数据以生成从采样输入信号(前面的值X,)导出的最小 和最大电压阵列输入值(前面的值X)。
[0048] 还应当注意的是，采样输入信号可以已经或可以尚未从CTLE输出。如果不牵涉 CTLE，则输入信号可以从信道或信号源输出。
[0049] 等式（4)中定义的变量是山的线性函数。依照本发明的实施例，它们可以被表示 为图7中的较细的直线。
[0050] 等式（3)中定义的所有1比特的最小值和所有0比特的最大值可以写为如下分段 线件函数（图7中的较耜的线）：
[0051] 因此，在本发明的一个实施例中，处理器660可以可操作来访问和执行来自存储 器装置700的存储指令和数据以基于所生成的与单位间隔的指定水平位置相关联的电压 阵列输入值(前面的X)和反馈系数值（山）来生成表示多个眼高度的最小和最大电压阵列输 出值(前面的7)。
[0052] 如图8中所示，等式（3)中阐述的眼高度^#然后可以基于图7和等式（6)作为屯 的函数导出。在本发明的一个实施例中，这可以使用可操作来访问和执行存储在存储器装 置700内用于基于所生成的电压阵列输出值识别表示最大眼高度的最大电压值的指令和 数据的处理器660来实现。
[0053] 依照本发明的一个实施例，图8中所示的眼高度函数匕#可以表示为显式的分段d 函数：
[0054] 在考虑对山的限制的情况下di的最优值可以基于分段线性函数（7)来显式地计 算。依照本发明的一个实施例，这可以使用可操作来访问和执行来自存储器装置700的指 令和数据以便基于所识别的最大电压值而识别一个或多个最优反馈系数值的处理器660 来实现。
[0055] -旦识别出最优反馈系数值，依照本发明的一个实施例，处理器660就可以进一 步可操作来访问和执行来自存储器装置700的存储指令和数据以便基于一个或多个所识 别的最优反馈系数值来生成非线性的均衡输出信号（&)。总之，然后可以说处理器660通 过基于所识别的最大电压值识别一个或多个最优反馈系数值实际上完成了DFE适配过程， 其中所识别的最大电压值由于UI与在识别该最大电压值时牵涉的步长之间的关系的原因 而与UI的指定水平位置相关联。
[0056]图9描绘了概述前面阐述的根据本发明的实施例的优化DFE的方法的流程图。如 图9中所示，示例性方法可以包括以下各项中的一个或多个： 在步骤90U902中，如果尚未识别出一个比特序列，则从输入信号的数字化样本中识 别比特序列； 在步骤903、904中，如果要求CTLE，则从输入信号生成连续线性均衡的信号。
[0057] 此后，在步骤905中，生成从采样输入信号导出的最小和最大电压阵列输入值； 在步骤906中，基于与单位间隔的指定水平位置相关联的所生成的电压阵列输入值和 反馈系数值生成表示多个眼高度的最小和最大电压阵列输出值； 在步骤907中，识别与指定的水平单位间隔值相关联的一个或多个电压；并且从所识 别的电压生成最小和最大电压阵列输入值； 在步骤908中，基于所生成的电压阵列输出值识别表示最大眼高度的最大电压值； 在步骤909中，基于所识别的最大电压值识别一个或多个最优反馈系数值；以及 在步骤910中，基于一个或多个所识别的最优反馈系数值生成非线性的均衡输出信 号。
[0058] 为了进一步说明本发明的构思，给出以下示例。像是系统400的实时示波器使用 获取装置620获取8Gb/sPCIE3.0模拟输入波形信号X并将其转换成数字信号样本。数 字化信号样本然后可以被存储在存储器装置700中。一旦数字信号样本被存储，处理器660 就可以可操作来访问存储器装置700中的可执行指令和存储的数字化样本来完成对样本 的后置处理。例如，处理器660可以可操作来访问存储器装置700中的所存储的输入信号 的数字化信号样本和可执行指令以便通过例如使用在第8, 374, 231号美国专利中阐述的 过程来识别训练或比特序列。此后，后置处理还可以包括使用作为处理器660的一部分的 DFE适配模块来完成DFE适配。
[0059] 应当理解的是，用于实现这样的过程的指令和数据可以被存储在存储器装置700 中。处理器660可以可选地访问来自存储器装置700的可执行指令和数据(例如，波形X的 数字化信号样本)以在DFE适配过程之前使用处理器660内的可选CTLE模块生成连续线性 均衡的信号。
[0060] 依照本发明的一个实施例，处理器660可以可操作来处理所识别的训练或比特序 列以生成均衡抽头，所述均衡抽头可以被用来过滤或均衡来自信道500的模拟输入波形信 号以便移除由信号损耗、反射、串扰、噪声和ISI所导致的降级。
[0061] 更详细地，例如处理器660可以进一步可操作来访问来自存储器装置700的可执 行指令和数据以便识别用于等式（5)中定义的比特的最小和最大电压，例如：
[0062] 处理器660然后可以访问存储器装置700中的可执行指令和数据以用于实现从这 些测量中导出的在等式（7)和（8)中定义的显式分段线性函数。例如，如果[_30mV，30mV] 是山的限制，则处理器660 (例如，DFE适配模块）可以可操作来访问存储器装置700中的 可执行指令和数据以便生成1^=134.OmV的最优眼高度电压。
[0063] 基于该眼高度电压，处理器660 (再次地，例如，作为处理器660的一部分的DFE适 配模块）可以此后可操作来访问存储器装置700中的可执行指令和数据以便计算例如如具 有范围[29.lmV，30mV]中的值的山。
[0064] 应当注意的是，相比之下，如果未完成DFE均衡，则眼高度为te=75. 7mV。
[0065] 图10A和B描绘了如显示在诸如系统400之类的示波器上的分别在DFE之前和之 后在UI中心处的垂直直方图。如这些图中所示，DFE适配使得眼张开更宽。
[0066] 转到图11，描绘了可以是性能示波器的一部分用于激活根据本发明的一个实施例 的最优DFE过程的用户接口 900。例如，用户接口 900可以是显示部分520的一部分。依 照本发明的一个实施例，激活图标920可以显示在接口 900上，其在用鼠标进行点击、用手 指进行触摸或者以其他方式进行激活时开始执行前面描述的用于至少6千兆比特每秒的 高速串行数据信号的（多个）DFE适配过程的过程。可以选择(例如，点击、触摸）保存图标 1102来将DFE适配过程的结果保存在例如存储器装置700中。用户接口 900还可以包括图 标1103,其可以被显示用于指示前面描述的DFE适配过程(例如，总之基于与UI的指定水平 位置相关联的所识别的最大电压值来识别一个或多个最优反馈系数值的DFE适配过程）何 时被完成。应当理解的是，图标920、1102和1103的位置仅用于说明性目的并且其位置可 以变更而不改变其功能或者本发明的范围。另外，尽管被示出为三个分离的图标，但是图标 920、1102和/或1103中的一个或多个可以组合成少至一个图标(例如，取决于其功能以某 个速率闪烁或者取决于其功能使用不同颜色的一个图标）或者可以被进一步分离成附加的 图标。
[0067] 应当注意的是，可以对前面描述的本发明的实施例的细节做出变型而不偏离其基 本的原理。例如，可以将前面描述的DFE适配过程应用到单个和多个抽头DFE两者。前面 描述的用于选择单位间隔的水平位置和用于从输入信号生成CTLE信号的方法和部件同样 地适用于下面讨论的使用多反馈系数DFE的方法。
[0068]如快速PCI或快速外围部件互连4. 0规范(有时被简称为"PCIE4. 0"）中阐述的 模型DFE的行为将反馈系数或抽头值的数目从一个增加到两个。然而，下面描述的实施例 可以与任何数目的反馈系数一起使用。图12描绘了具有"η"个反馈系数的DFE模型。 [0069] 随着使用两个反馈系数值的增加，前面的等式（1)和（2)被重写为：
[0070] 如果利用多于两个反馈系数值，诸如η个反馈系数值，则前面的等式（9)可以被写 为：
[0071] 利用等式（9)和（10)中所示的两反馈系数DFE，DFE输出Λ基于输入信号X,和关 于先前比特和的决策来确定。如前面相对于一反馈系数DFE讨论的，第8, 374, 231 号美国专利教导了寻找用于诸如采样示波器和性能实时示波器之类的性能示波器上的输 入信号X,的决策比特序列/,。出于当前的目的，假定已经识别或确定了决策比特或训练 序列Λ。输入信号波形X*可以被标记为根据{Α训}，{ { ^仙}，{ {知奶〇}， 的比特序列的八个3_比特组合中的一个。
[0072]PCIE4. 0规范要求DFE适配方法识别用于反馈系数式和4的最优值，使得最大 化如显示在例如示波器上的信号的眼高度L濟以眼宽度(也被称为眼区域)。是根据 在单位间隔（UI)的通常在如前面讨论的且在图3中图示的UI中心附近的指定水平位置处 评估的比特0的最大值和比特1的最小值测量的。
[0073] 依照本发明的一个实施例，对于两反馈系数DFE的眼高度优化问题可以被导出如 下：
其中，表示对于由"XXX"指定的比特图案中的最后比特在UI中心处测量的电 压阵列。例如，代表对于具有〇〇的先前比特的所有1比特测量的电压。可以定义以 下变量：
[0074] 等式（13)中的
：