任务如下:
[0034]1)DSP芯片控制数据流的流向，通过自己特有的PPI图像接口完成图像数据的采集与发送，并完成图像中目标的识别算法；
[0035]2) FPGA芯片是DSP芯片的协处理器，FPGA芯片作为DSP芯片的逻辑扩展，帮助DSP芯片来复位视频编解码器等这些外部设备；FPGA芯片对采集到RAM中的原始图像数据完成一些数据密集，但算法简单、重复性高的图像预处理功能。再将处理后的数据送回到DSP中完成最后的口标识别算法。
[0036]在数宇视频数据处理完成后，选用ADI公司的视频编码器7171将数字信号转换成PA工制式电视信号，用专用的监视器将图像结果显示出来。
[0037]BF561的PPI1 口的8根数据线与7171的数据线相连，输出时7171由DSP芯片通过I2C总线配置为输出PAL制式。
[0038]系统的软件设计主要包括系统的初始化、图像的采集与显示2大部分。针对BF561的双核结构，这里DSP芯片的coreA完成系统的初始化以及图像采集与显示，coreB完成目标识别算法，这样可以减少双核的公共变量及数据共享，简化双核交互的时序控制设计，使系统更加稳定的工作，而FPGA芯片进行图像的预处理。
[0039]首先，要对BF561的PLL锁相环时钟、EBIU外部总线接口及中断向量表进行初始化设置。外部晶振产生的27MHz时钟通过PLL的20倍频使内核工作在540MHz的时钟频率下；EBIU配置为外部总线接口打开。
[0040]EBIU配置好后，对DSP芯片的外设进行初始化设置，依次对SDRAM，FPGA芯片等外设进行初始化。将地址0x2E800000，0x2EF00000映射到FPGA芯片上产生一个8位控制寄存器Regl和32位控制寄存器Reg2，向寄存器Regl写控制字，控制7181，7171硬复位，并配置PPI 口的驱动时钟，向寄存器Reg2写控制字，控制RAM地址总线及数据总线与DSP的对接。系统图像采集与显示的软件流程图如图3所示。
[0041]系统初始化结束后，对负责图像编解码的7181B和7171通过I2C总线进行初始化。将7181配置输出为ITU-R-656模式，7171配置输出为PAL制式。通过编写控制字到PPI 口的控制寄存器PPIx_C0NTR0L，相应地ΡΡΙ0 口配置为接收ITU-R-656模式，并采用有效场模式，ΡΡΙ0 口仅输出每场的有效数据到DSP芯片中，而把消隐行的数据过滤掉，减小图像数据的存储空间，并节约内核开销；PPI1 口则配置为GP模式，这时需要BF561产生水平同步信号和垂直同步信号配合ΡΡΙ1 口完成数据输出。
[0042]BF561的ΡΡΙ 口必须和DMA引擎一起使用。每个PPI_DMA通道可配置为发送或接收操作，最大的吞吐量是PPIx_CLK16bit/transfer，为了提高效率，这里采用8bit数据，PACK_EN = 1使能打包模式)、DMA32 = 1。即PPI和DMA都以其最大带宽传输数据。系统中图像采集与显示都通过DMA完成，无需内核参与，最大限度地节约了内核开销，使内核集中完成图像的处理算法任务。
[0043]为了提高系统运行效率，发挥DSP芯片的流水线执行及FPGA芯片并行处理的优势，把RAM分为3块区域，FrameO和Frame2作为乒乓缓存，轮流作为图像数据缓存的目的地和FPGA处理数据的源头；Framel存放FPGA预处理后的结果。同样SDRAM开辟3块区域，BufferO, 2存放从FPGA搬移的预处理结果，Buffer 1存放最后结果。
[0044]在PP10 口打开，开始采集图像前，DSP芯片配置FPGA芯片的特殊功能寄存器Reg2，使DSP芯片的数据总线与RAM的数据总线进行对接，通过DSP芯片的DMA1_0控制PP10采集的图像直接存储到RAM中，完成一帧有效图像数据的采集后DMA产生中断，关闭PP10口，并关闭DSP芯片总线与RAM的对接。FPGA芯片接管RAM的总线控制权，开始对RAM中的数据进行预处理；与此同时DSP芯片的coreB对上一帧的预处理结果进行图像处理。
[0045]在FPGA芯片完成预处理后触发DSP芯片中断，开启ΡΡΙ0 口，并且DSP芯片总线与RAM再次对接，coreA将预处理结果搬移到SDRAM中，同时DMA1_0控制ΡΡΙ0采集新一帧的图像数据到RAM。此时coreB已完成目标识别并将最终结果存入SDRAM，并中断coreA, coreA打开PPI1，由DMA1_1控制PPI1完成最终结果的显示。图像的采集与显示都由DMA控制，不会干预coreA对预处理结果的搬移。而搬移速度要快于采集速度，所以在PPI。采集完新的一帧后，上一帧的预处理结果已经搬完。DMA1_0产生中断，ΡΡΙ0，DSP总线与RAM对接再次关闭，如此循环往复。其实现过程流程图如图4所示。
[0046]为实现图像的实时采集与处理，设计了一种基于ADSP-BF561+FPGA的图像采集与处理系统。结合BF561的PPI视频接口与其DMA的特点，设计了图像采集与显示算法，充分利用了 DSP芯片的流水线执行与FPGA芯片及双核DSP芯片并行处理的优势。通过实验论证，图像显示的刷新时间能够达到25frame/S，达到了实时性要求。并且该图像采集与处理系统还具有结构紧凑、功耗低、集成度高、执行效率高等优点。为整个数字图像处理系统的设计实现奠定了重要的实践基础。
【主权项】
1.一种基于DSP和FPGA视频图像采集处理系统，其特征在于:包括DSP芯片、FPGA芯片、RAM、存储模块、输入模块和输出模块，所述FPGA芯片、存储模块、输入模块和输出模块分别与DSP芯片相连，所述RAM与FPGA芯片相连。2.根据权利要求1所述的基于DSP和FPGA视频图像采集处理系统，其特征在于:所述DSP芯片采用ADI公司的高性能双核DSP-BF561。3.根据权利要求1所述的基于DSP和FPGA视频图像采集处理系统，其特征在于:所述输入模块包括摄像头和视频解码器，所述摄像头和视频解码器相连，所述视屏解码器与DSP芯片相连。4.根据权利要求3所述的基于DSP和FPGA视频图像采集处理系统，其特征在于:所述视频解码器采用7181B视频解码器。5.根据权利要求3所述的基于DSP和FPGA视频图像采集处理系统，其特征在于:所述摄像头米用CCD摄像头。6.根据权利要求1所述的基于DSP和FPGA视频图像采集处理系统，其特征在于:所述输出模块包括视频编码器和监视器，所述视频编码器分别与DSP芯片和监视器相连。7.根据权利要求6所述的基于DSP和FPGA视频图像采集处理系统，其特征在于:所述视频编码器采用ADI公司的7171视频编码器。8.根据权利要求1所述的基于DSP和FPGA视频图像采集处理系统，其特征在于:所述存储模块包括SARAM和FLASH，所述SARAM和FLASH分别与与DSP芯片相连。
【专利摘要】本发明涉及图像处理技术领域，尤其涉及一种基于DSP和FPGA视频图像采集处理系统，包括DSP芯片、FPGA芯片、RAM、存储模块、输入模块和输出模块，所述FPGA芯片、存储模块、输入模块和输出模块分别与DSP芯片相连，所述RAM与FPGA芯片相连。本发明的基于ADSP-BF561+FPGA的图像采集与处理系统，结合BF561的PPI视频接口与其DMA的特点，设计了图像采集与显示算法，充分利用了DSP芯片的流水线执行与FPGA芯片及双核DSP芯片并行处理的优势。通过实验论证，图像显示的刷新时间能够达到25frame/s，达到了实时性要求。并且该图像采集与处理系统还具有结构紧凑、功耗低、集成度高、执行效率高等优点。为整个数字图像处理系统的设计实现奠定了重要的实践基础。
【IPC分类】H04N7/18
【公开号】CN105430334
【申请号】CN201510810133
【发明人】蔡旭东, 姜惠启, 孙淼
【申请人】青岛中科软件股份有限公司
【公开日】2016年3月23日
【申请日】2015年11月19日