4之间所产生的寄生电容，借以降低馈通电压与栅极负载，以使应用此像素结构100D的显示面板可以有更佳的品质。
[0066]此外，本实施方式是以第二绝缘层114b至通道层108的垂直投影落于漏极112至通道层108的垂直投影内为例，然而，于其他实施方式中，第二绝缘层114b至通道层108的垂直投影也可以是落于源极110至通道层108的垂直投影内，以降低源极110与栅极104之间所产生的寄生电容。
[0067]图6绘示本发明第五实施方式的像素结构100E的剖面图。本实施方式与第一实施方式的差异在于，本实施方式的像素结构100E更包含栅极驱动电路(gate on array；GOA)单元130。栅极驱动电路单元130包含第一导电单元132与第二导电单元134。第一导电单元132设置于基板102上，并电性连接至栅极104。第二导电单元134设置于第一导电单元132之上，其中，第一绝缘层106、半导体层107与第二绝缘层114c位于第一导电单元132与第二导电单元134之间。
[0068]由于第一绝缘层106与第二绝缘层114c可增加栅极驱动电路单元130的第一导电单元132与第二导电单元134之间的距离，因此可以降低第一导电单元132与第二导电单元134之间的寄生电容。
[0069]另一方面，通过第二绝缘层114b，栅极104与漏极112之间的第一距离Dl仍大于栅极104与源极110之间的第二距离D2。此外，于本实施方式的像素结构100E中，漏极112与通道层108之间的第二绝缘层114b和第一导电单元132与第二导电单元134之间的第二绝缘层114c可通过同一道制程完成，请见以下说明。
[0070]图7A至图7G绘示图6的像素结构100E于制作流程的不同阶段的剖面图。本实施方式与图2A至图2K所绘示的制作流程剖面图的差异在于，像素结构100E的制作方法更包含形成栅极驱动电路单元130(请见图6)。
[0071]图7A中，形成栅极104与第一导电单元132于基板102上。于此步骤中，可以先形成金属层(未绘示)于基板102上，接着图案化此金属层成栅极104与第一导电单元132。亦即，栅极104与第一导电单元132可通过同一道光罩制程图案化同一金属层而形成。
[0072]图7B中，依序形成第一绝缘层106、半导体层107与第二绝缘层114，其中，第一绝缘层106形成于基板102、栅极104与第一导电单元132上，半导体层107形成于第一绝缘层106上，第二绝缘层114形成于半导体层107上。当依序形成第一绝缘层106、半导体层107与第二绝缘层114之后，再形成光阻层113于第二绝缘层114上。
[0073]图7C中，同图2C所述，图案化半导体层107与图案化第二绝缘层114可通过半阶式光罩制程完成。此外，由于光阻层113举例为正型光阻，因此半阶式光罩115遮蔽第一导电单元132上方的光线，以使第一导电单元132上方的光阻层113可于显影之后留存于第一导电单元132上方的第二绝缘层114上。此时便形成位于栅极104上方的光阻层113al及位于第一导电单元132上方的光阻层113a2(如图7D所示)。
[0074]图7D中，进行第一蚀刻制程，以图案化半导体层107与第二绝缘层114，其中，半导体层107于图案化之后形成位于栅极104上方的通道层108以及位于第一导电单元132上方的辅助层109，第二绝缘层114于图案化之后形成位于栅极104上方的第二绝缘层114al以及位于第一导电单元132上方的第二绝缘层114a2，而第一导电单元132上方的辅助层109仍位于第一绝缘层106与第二绝缘层114a2之间。此外，由于图7C对光阻层所进行的曝光制程是通过半阶式光罩115完成，因此位于通道层108上方的第二绝缘层114al上的光阻层113al会有两种厚度，其中，第二绝缘层114al上的光阻层113al的厚度较大的一者与第一导电单元132上方的第二绝缘层114a2举例具有相同厚度。
[0075]图7E中，减薄光阻层113al及光阻层113a2，以移除光阻层113al中较薄的部分，以形成位于第二绝缘层114al上的光阻层113bl及位于辅助层109上的光阻层113b2，并暴露部分的第二绝缘层114al。另一方面，请同时参照图7D及图7E，第一导电单元132上方的光阻层113b2的厚度小于光阻层113a2的厚度。
[0076]图7F中，通过留存的光阻层113bl(请见图7E)进行第二蚀刻制程，以移除通道层
108上方的部分的第二绝缘层114al，并暴露部分通道层108。接着，于移除第二绝缘层114al的一部分以形成第二绝缘层114b后，再移除光阻层113bl及光阻层113b2。
[0077]图7G中，形成金属层(未绘示)于第一绝缘层106、通道层108、通道层108上方的第二绝缘层114b与第一导电单元132上方的第二绝缘层114a2上，接着，将金属层图案化为源极110、漏极112与第二导电单元134，其中，第二导电单元134、源极110与漏极112为可通过同一道光罩制程形成。
[0078]所形成的源极110与漏极112连接于通道层108，且第二绝缘层114b位于漏极112与栅极104之间。另一方面，于栅极驱动电路单元130中，第二导电单元134位于第一导电单元132上方，且第二绝缘层114a2至少位于第一导电单元132与第二导电单元134之间。
[0079]当第二导电单元134形成后，形成栅极驱动电路单元130的步骤也随的完成。接着，后续所进行的制程可如图2H至图2K所绘的流程完成。亦即，图6所绘的第一钝化保护层116、钝化层118、通孔120、共用电极122、第二钝化保护层124与像素电极126可通过图2H至图2K所绘的流程形成，以完成图6所示的像素结构100E。
[0080]图8绘示本发明第六实施方式的像素结构100F的剖面图。本实施方式与第一实施方式的差异在于，本实施方式的像素结构100F包含顶栅极(top gate)薄膜晶体管结构，其中，栅极104与漏极112之间的第一距离Dl仍大于栅极104与源极110之间的第二距离D2。
[0081]于本实施方式中，通道层108、源极110、漏极112与第二绝缘层114b位于基板102与第一绝缘层106之间，且栅极104设置于第一绝缘层106背向基板102的表面。换言之，位于基板102上的通道层108、源极110、漏极112与第二绝缘层114b被第一绝缘层106覆盖。第二绝缘层114b位于漏极112上方并位于通道层108与第一绝缘层106之间，且第二绝缘层114b于基板102的垂直投影举例是落于漏极112于基板102的垂直投影之中。
[0082]图8中，第一距离Dl为漏极112朝向栅极104与第二绝缘层114b的表面与栅极104朝向漏极112与第二绝缘层114b的表面之间的最大垂直距离，第二距离D2为源极110朝向栅极104与通道层108的表面与栅极104朝向通道层108与源极110的表面之间的最大垂直距离，其中，第一距离Dl大于第二距离D2。借由第二绝缘层114b的设置，由于第一距离Dl可大于第二距离D2，因此降低了漏极112与栅极104之间所产生的寄生电容，并也降低馈通电压与栅极负载。也因此，应用像素结构100F的显示面板也可以有较佳的品质。
[0083]除此之外，像素结构100F更包含遮蔽层140。遮蔽层140位于基板102与通道层108之间，其中，通道层108至遮蔽层140的垂直投影落于遮蔽层140之内。换言之，通道层108至遮蔽层140的垂直投影落于遮蔽层140至基板102的垂直投影内。于此配置下，由于遮蔽层140可遮蔽自基板102背向通道层108的一侧射入像素结构10F的光线，因此可以避免通道层108因照射而产生光电流，进而防止漏电产生。遮蔽层140的材料举例是为金属或黑色树脂等等遮光材料。
[0084]除此之外，图8所绘的像素结构100F是以将第二绝缘层114b设置于通道层108与于第一绝缘层106之间，且第二绝缘层114b于基板102的垂直投影是落于漏极112于基板102的垂直投影之中为例。然而，在其他的实施方式中，第二绝缘层114b也可以设置于通道层108与漏极112之间，且第二绝缘层114于基板102的垂直投影是落于源极110于基板102的垂直投影之中，以至少增加栅极104与源极110的距离，进而降低栅极104与源极110之间的寄生电容。此外，在其他的实施方式中，两个第二绝缘层114b也可以分别设置于通道层108与漏极112之间和通道层108与于第一绝缘层106之间，进一步增加栅极104与源极110的距离。
[0085]图8所绘的像素结构100F可通过图9A至图9D所绘示的制作流程完成，其中，图9A至图9D绘示图8的像素结构100F于制作流程的不同阶段的剖面图。以下将对图8的像素结构100F的制作方法的各流程作说明。
[0086]图9A中，形成遮蔽层140于基板102上，接着，形成金属层(未绘示)于