移位寄存器单元电路、移位寄存器及显示装置制造方法
【专利摘要】本实用新型涉及显示【技术领域】，公开了一种移位寄存器单元电路，包括若干单元电路，每个单元电路连接一条栅线，每个单元电路包括：触发信号端、第一时钟端、第二时钟端、复位端、栅极输出端、低电平端、存储电容、复位模块、第一下拉模块、第二下拉模块、充电模块、输出控制模块。本实用新型还公开了一种移位寄存器和显示装置。本实用新型的移位寄存器单元电路避免了功耗损失，降低了整个电路的功耗。
【专利说明】移位寄存器单元电路、移位寄存器及显示装置
【技术领域】
[0001]本实用新型涉及显示【技术领域】，特别涉及一种移位寄存器单元电路、移位寄存器及显示装置。
【背景技术】
[0002]随着液晶显示器(LCD)技术的发展，周边电路小型化、集成化逐渐成为了市场的主流技术。其中GOA(Gate IC on Array,即将Gate IC的移位寄存器电路做在Array面板上)技术已比较成熟，且各厂商所采用的结构均不相同。使用GOA技术的好处就是节省了成本，简化了产品后端工艺流程，方便了面板纯平再在整机端机械结构上的设计。而GOA技术最大的难点在于使用寿命、尺寸以及功耗等问题。
实用新型内容
[0003](一 )要解决的技术问题
[0004]本实用新型要解决的技术问题是:如何降低移位寄存器单元电路的功耗。
[0005]( 二 )技术方案
[0006]为解决上述技术问题，本实用新型提供了一种移位寄存器单元电路，包括:触发信号端、第一时钟端、第二时钟端、复位端、栅极输出端、低电平端、存储电容、复位模块、第一下拉模块、第二下拉模块、充电模块和输出控制模块；
[0007]所述充电模块连接所述触发信号端和所述存储电容，用于在所述触发信号端为高电平时为存储电容充电；
[0008]所述输出控制模块连接所述触发信号端、第一时钟端、第二时钟端、栅极输出端及存储电容，用于在存储电容的第一端为高电平和第二时钟端为高电平时使所述栅极输出端高电平；所述存储电容第二端连接所述栅极输出端；
[0009]所述第一下拉模块连接第一时钟端、存储电容和低电平端，第二下拉模块连接第一下拉模块、存储电容和低电平端；所述第一下拉模块用于将所述存储电容的第二端拉至低电平，并在所述存储电容的第一端为低电平时触发所述第二下拉模块将所述存储电容两端均拉至低电平；
[0010]所述复位模块连接所述复位端、存储电容和低电平端，用于将所述存储电容两端拉至低电平。
[0011]其中，所述充电模块包括:第四晶体管和第五晶体管，所述第四晶体管的栅极和源极连接触发信号端，漏极连接所述存储电容的第一端，用于将所述触发信号端的高电平信号传输至所述存储电容的第一端；所述第五晶体管的栅极连接所述第一时钟端，源极连接所述存储电容的第一端，漏极连接所述触发信号端，用于在第一时钟端为高电平且触发信号端为低电平时，将所述存储电容的第一端拉至低电平。
[0012]其中，所述输出控制模块包括:第一晶体管，所述第一晶体管的栅极连接存储电容的第一端，源极连接所述第二时钟端，漏极连接所述栅极输出端，用于在所述存储电容第一端为高电平时，将所述第二时钟端的高电平信号输出至所述栅极输出端。
[0013]其中，所述第一下拉模块包括:第八晶体管、第九晶体管和第十晶体管；所述第二下拉模块包括:第三晶体管和第七晶体管；
[0014]所述第九晶体管的栅极和源极连接所述第一时钟端，漏极连接所述第八晶体管的源极，所述第八晶体管的栅极连接所述存储电容的第一端，漏极连接所述低电平端，所述第十晶体管的栅极连接所述第一时钟端，源极连接所述栅极输出端，漏极连接所述低电平端；所述第三晶体管的栅极连接所述第八晶体管的源极，源极连接所述存储电容的第二端，漏极连接所述低电压端，第七晶体管的栅极连接所述第八晶体管的源极，源极连接所述低电平端，漏极连接所述存储电容的第一端；
[0015]所述第八晶体管和第九晶体管用于在所述存储电容的第一端为高电平时，形成从第一时钟端到低电平端的通路，或者在所述存储电容的第一端为低电平时使第八晶体管的源极变为高电平，以使所述第三晶体管和第七晶体管打开将存储电容的两端拉至低电平；
[0016]并且第十晶体管用于在所述第一时钟端为高电平时将所述栅极输出端拉至低电平。
[0017]其中，所述复位模块包括:第二晶体管和第六晶体管，所述第二晶体管的栅极连接所述复位端，源极连接所述低电平端，漏极连接所述存储电容的第二端，用于在复位端为高电平时将所述存储电容的第二端拉至低电平；所述第六晶体管的栅极连接所述复位端，源极连接所述存储电容的第一端，漏极连接所述低电平端，用于在复位端为高电平时将所述存储电容的第一端拉至低电平。
[0018]本实用新型还提供了一种移位寄存器，包括级联的若干上述任一项所述的移位寄存器单元电路。
[0019]本实用新型还提供了一种显示装置，包括上述的移位寄存器。
[0020](三)有益效果
[0021]本实用新型的移位寄存器单元电路结构只包含10个薄膜晶体管(TFT)，且不会随输入的脉冲信号反复的开关，从而避免了功耗损失，降低了整个电路的功耗。
【专利附图】
【附图说明】
[0022]图1是本实用新型实施例的一种移位寄存器单元电路(只示出了一个单元电路)结构示意图；
[0023]图2是图1中电路的工作时序图。
【具体实施方式】
[0024]下面结合附图和实施例，对本实用新型的【具体实施方式】作进一步详细描述。以下实施例用于说明本实用新型，但不用来限制本实用新型的范围。
[0025]本实用新型实施例的移位寄存器单元电路如图1所示，包括:触发信号端INPUT、第一时钟端CLKB、第二时钟端CLK、复位端REST、栅极输出端OUT、低电平端VSS、存储电容Cl、复位模块、第一下拉模块、第二下拉模块、充电模块和输出控制模块。
[0026]所述充电模块连接所述触发信号端INPUT和所述存储电容Cl，用于在所述触发信号端INPUT为高电平时为存储电容Cl充电。
[0027]所述输出控制模块连接所述触发信号端INPUT、第一时钟端CLKB、第二时钟端CLK、栅极输出端OUT及存储电容Cl，用于在存储电容Cl的第一端为高电平和第二时钟端CLK为高电平时使所述栅极输出端OUT高电平；所述存储电容Cl第二端连接所述栅极输出端 OUT。
[0028]所述第一下拉模块连接第一时钟端CLKB、存储电容Cl和低电平端VSS，第二下拉模块连接第一下拉模块、存储电容Cl和低电平端VSS ;所述第一下拉模块用于将所述存储电容Cl的第二端拉至低电平，并在所述存储电容Cl的第一端为低电平时触发所述第二下拉模块将所述存储电容Cl两端均拉至低电平。
[0029]所述复位模块连接所述复位端REST、存储电容Cl和低电平端VSS，用于将所述存储电容Cl两端拉至低电平。
[0030]本实施例中，所述充电模块包括:第四晶体管M34和第五晶体管M35，所述第四晶体管M34的栅极和源极连接触发信号端INPUT，漏极连接所述存储电容Cl的第一端，用于将所述触发信号端INPUT的高电平信号传输至所述存储电容Cl的第一端；第五晶体管M35的栅极连接第一时钟端CLKB，源极连接所述存储电容Cl的第一端，漏极连接触发信号端INPUT，用于在第一时钟端CLKB为高电平且触发信号端INPUT为低电平时，将所述存储电容Cl的第一端拉至低电平。
[0031]本实施例中，所述输出控制模块包括:第一晶体管M31，所述第一晶体管M31的栅极连接存储电容Cl的第一端，源极连接所述第二时钟端CLK，漏极连接所述栅极输出端0UT，用于在所述存储电容Cl第一端为高电平时，将所述第二时钟端CLK的高电平信号输出至所述栅极输出端OUT。
[0032]本实施例中，所述第一下拉模块包括:第八晶体管M38、第九晶体管M39和第十晶体管M40 ;所述第二下拉模块包括:第三晶体管M33和第七晶体管M37 ；
[0033]所述第九晶体管M39的栅极和源极连接所述第一时钟端CLKB，漏极连接所述第八晶体管M38的源极，所述第八晶体管M38的栅极连接所述存储电容Cl的第一端，漏极连接所述低电平端VSS，所述第十晶体管M40的栅极连接所述第一时钟端CLKB，源极连接所述栅极输出端0UT，漏极连接所述低电平端VSS ;所述第三晶体管M33的栅极连接所述第八晶体管M38的源极，源极连接所述存储电容Cl的第二端，漏极连接所述低电压端，第七晶体管M37的栅极连接所述第八晶体管M38的源极，源极连接所述低电平端VSS，漏极连接所述存储电容Cl的第一端；
[0034]所述第八晶体管M38和第九晶体管M39用于在所述存储电容Cl的第一端为高电平时，形成从第一时钟端CLKB到低电平端VSS的通路，或者在所述存储电容Cl的第一端为低电平时使第八晶体管M38的源极变为高电平，以使所述第三晶体管M33和第七晶体管M37打开将存储电容Cl的两端拉至低电平；
[0035]并且第十晶体管M40用于在所述第一时钟端CLKB为高电平时将所述栅极输出端OUT拉至低电平。
[0036]本实施例中，所述复位模块包括:第二晶体管M32和第六晶体管M36，所述第二晶体管M32的栅极连接所述复位端REST，源极连接所述低电平端VSS，漏极连接所述存储电容Cl的第二端，用于在复位端REST为高电平时将所述存储电容Cl的第二端拉至低电平；所述第六晶体管M36的栅极连接所述复位端REST，源极连接所述存储电容Cl的第一端，漏极连接所述低电平端VSS，用于在复位端REST为高电平时将所述存储电容Cl的第一端拉至低电平。
[0037]本实施例的栅极驱动电路的工作时序图如图2所示，具体工作原理如下:
[0038]阶段a =INPUT端信号为高电平，CLK端为低电平，CLKB端为高电平，M34开启，Cl左端(U点)充电为高电平，M31、M35、M38、M40和M39开启，Q点和OUT端电位被VSS拉为低，OUT端输出为低电平，其他TFT为关闭状态。
[0039]阶段b =CLK端为高电平，INPUT端、REST端和CLKB端均为低电平，由于Cl左端保持阶段a的高电平，因此M31和M38依然开启，Q点依然为低电平，U点因为CLK端的耦合被抬高，OUT端输出CLK端的高电平。其他的TFT均为关闭状态。
[0040]阶段c =CLK端为低电平，CLKB端和REST端为高电平，此时M36、M32、M35、M39和M40开启，由于M32和M40开启，将OUT拉至低电平，即OUT端输出为低电平。由于INPUT端为低电平，U点被拉低，导致Q点被充电为高电平，因此M37和M33开启，且U点和OUT端均与VSS端连接，由于VSS端电压与栅线上Vgl信号相同，所以VSS起到稳定栅线Vgl电压的功能，其他TFT为关闭状态。
[0041]阶段d =INPUT端、CLKB端和REST端信号为低电平，CLK端为高电平，在本阶段Q点电压由于没有放电的通路，依然保持为高电平的状态，除M33和M37为开启外，其他TFT单元均为关闭状态。而M37和M33的开启分别使U点和OUT端持续与VSS线连接，以稳定栅线的电压，此时OUT输出低电平。
[0042]阶段e JNPUT端、CLK端和REST端信号为低电平，CLKB端为高电平，M35、M39和M40开启，Q点依然保持为高电平，Q点控制的M33和M37也依然保持开启的状态，其中M40和M33使OUT端连接VSS，M35和M37使U点连接VSS，以保持栅线的电压稳定。
[0043]对于该单元电路，在之后的时序中INPUT端和REST端信号一直为低电平，CLK端和CLKB端高低电平交替，即为d阶段和e阶段的重复，此处不再赘述。
[0044]本实用新型的移位寄存器单元电路结构只包含10个薄膜晶体管(TFT)，且不会随输入的脉冲信号反复的开关，从而避免了功耗损失，降低了整个电路的功耗。其中第九晶体管，即图1中的M39的二极管(M39栅源极连接在一起)结构，利用二极管特性在Q点形成了一个类似直流的波形(图2中Q点)，不会成为波浪状，进一步减小了电路功耗，而且本实用新型的移位寄存器单元电路只有10个晶体管，产品尺寸可以更小。
[0045]本实用新型还提供了一种基于上述的移位寄存器单元电路的驱动方法，包括:
[0046]阶段一:对所述触发信号端和第一时钟端施加高电平，第二时钟端和复位端施加低电平，使所述充电模块为存储电容充电，第一下拉模块将所述栅极输出端下拉至低电平。具体地，对所述触发信号端和第一时钟端施加高电平，第二时钟端和复位端施加低电平，第四晶体管导通，将存储电容的第一端充电为高电平，第一晶体管和第十晶体管导通，将所述栅极输出端下拉至低电平。
[0047]阶段二:对所述触发信号端、第一时钟端和复位端施加低电平，第二时钟端施加高电平，使存储电容的第一端保持高电平，所述输出控制模块控制所述栅极输出端输出第二时钟端的高电平。具体地，对所述触发信号端、第一时钟端和复位端施加低电平，第二时钟端施加高电平，存储电容第一端保持高电平，第一晶体管导通，使栅极输出端输出第二时钟端的高电平。
[0048]阶段三:对所述第一时钟端和复位端施加高电平，第二时钟端和触发信号端施加低电平，所述复位模块将所述存储电容的两端和栅极输出端拉至低电平。具体地，对所述第一时钟端和复位端施加高电平，第二时钟端和触发信号端施加低电平，第二晶体管和第六晶体管导通，将所述存储电容的两端和栅极输出端拉至低电平。
[0049]阶段四:对所述触发信号端、第一时钟端和复位端施加低电平，第二时钟端施加高电平，所述第二下拉模块将所述存储电容的两端和栅极输出端下拉至低电平。具体地，对所述触发信号端、第一时钟端和复位端施加低电平，第二时钟端施加高电平，第三晶体管和第七晶体管导通，将所述存储电容的两端和栅极输出端下拉至低电平。
[0050]阶段五:对所述触发信号端、第二时钟端和复位端施加低电平，第一时钟端施加高电平，第一下拉模块将所述栅极输出端下拉至低电平，第二下拉模块将所述存储电容的两端下拉至低电平。具体地，对所述触发信号端、第二时钟端和复位端施加低电平，第一时钟端施加高电平，第十晶体管导通，将所述栅极输出端下拉至低电平，第三晶体管和第七晶体管导通，将存储电容的两端下拉至低电平。
[0051]本实用新型还提供了一种移位寄存器，包括级联的若干上述的移位寄存器单元电路。
[0052]本实用新型还提供了一种包括上述移位寄存器的显示装置，该显示装置可以为:液晶面板、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
[0053]以上实施方式仅用于说明本实用新型，而并非对本实用新型的限制，有关【技术领域】的普通技术人员，在不脱离本实用新型的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本实用新型的范畴，本实用新型的专利保护范围应由权利要求限定。
【权利要求】
1.一种移位寄存器单元电路，其特征在于，包括:触发信号端、第一时钟端、第二时钟端、复位端、栅极输出端、低电平端、存储电容、复位模块、第一下拉模块、第二下拉模块、充电模块和输出控制模块； 所述充电模块连接所述触发信号端和所述存储电容，用于在所述触发信号端为高电平时为存储电容充电； 所述输出控制模块连接所述触发信号端、第一时钟端、第二时钟端、栅极输出端及存储电容，用于在存储电容的第一端为高电平和第二时钟端为高电平时使所述栅极输出端高电平；所述存储电容第二端连接所述栅极输出端； 所述第一下拉模块连接第一时钟端、存储电容和低电平端，第二下拉模块连接第一下拉模块、存储电容和低电平端；所述第一下拉模块用于将所述存储电容的第二端拉至低电平，并在所述存储电容的第一端为低电平时触发所述第二下拉模块将所述存储电容两端均拉至低电平； 所述复位模块连接所述复位端、存储电容和低电平端，用于将所述存储电容两端拉至低电平。
2.如权利要求1所述的移位寄存器单元电路，其特征在于，所述充电模块包括:第四晶体管和第五晶体管，所述第四晶体管的栅极和源极连接触发信号端，漏极连接所述存储电容的第一端，用于将所述触发信号端的高电平信号传输至所述存储电容的第一端；所述第五晶体管的栅极连接所述第一时钟端，源极连接所述存储电容的第一端，漏极连接所述触发信号端，用于在第一时钟端为高电平且触发信号端为低电平时，将所述存储电容的第一端拉至低电平。
3.如权利要求2所述的移位寄存器单元电路，其特征在于，所述输出控制模块包括:第一晶体管，所述第一晶体管的栅极连接存储电容的第一端，源极连接所述第二时钟端，漏极连接所述栅极输出端，用于在所述存储电容第一端为高电平时，将所述第二时钟端的高电平信号输出至所述栅极输出端。
4.如权利要求3所述的移位寄存器单元电路，其特征在于，所述第一下拉模块包括:第八晶体管、第九晶体管和第十晶体管;所述第二下拉模块包括:第三晶体管和第七晶体管； 所述第九晶体管的栅极和源极连接所述第一时钟端，漏极连接所述第八晶体管的源极，所述第八晶体管的栅极连接所述存储电容的第一端，漏极连接所述低电平端，所述第十晶体管的栅极连接所述第一时钟端，源极连接所述栅极输出端，漏极连接所述低电平端；所述第三晶体管的栅极连接所述第八晶体管的源极，源极连接所述存储电容的第二端，漏极连接所述低电压端，第七晶体管的栅极连接所述第八晶体管的源极，源极连接所述低电平端，漏极连接所述存储电容的第一端； 所述第八晶体管和第九晶体管用于在所述存储电容的第一端为高电平时，形成从第一时钟端到低电平端的通路，或者在所述存储电容的第一端为低电平时使第八晶体管的源极变为高电平，以使所述第三晶体管和第七晶体管打开将存储电容的两端拉至低电平； 并且第十晶体管用于在所述第一时钟端为高电平时将所述栅极输出端拉至低电平。
5.如权利要求4所述的移位寄存器单元电路，其特征在于，所述复位模块包括:第二晶体管和第六晶体管，所述第二晶体管的栅极连接所述复位端，源极连接所述低电平端，漏极连接所述存储电容的第二端，用于在复位端为高电平时将所述存储电容的第二端拉至低电平；所述第六晶体管的栅极连接所述复位端，源极连接所述存储电容的第一端，漏极连接所述低电平端，用于在复位端为高电平时将所述存储电容的第一端拉至低电平。
6.—种移位寄存器,其特征在于，包括级联的若干如权利要求1?5中任一项所述的移位寄存器单元电路。
7.—种显示装置，其特征在于，包括如权利要求6所述的移位寄存器。
【文档编号】G09G3/36GK204130146SQ201420643199
【公开日】2015年1月28日 申请日期:2014年10月31日 优先权日:2014年10月31日
【发明者】王峥 申请人:京东方科技集团股份有限公司, 北京京东方显示技术有限公司