本发明涉及一种闸极驱动电路，特别是指一种以低耐压晶体管所组成电路来实现高电压输出的闸极驱动电路，其可用以驱动液晶显示器的薄膜晶体管(thin-film-transistor，简称tft)。
背景技术：
薄膜晶体管液晶显示器(thin-film-transistorliquid-crystaldisplay，简称tftlcd)在显示画面影像时，通常通过闸极驱动电路提供足够大的电压来驱动各个像素的薄膜晶体管，以开启或关闭该像素，再通过源极驱动电路提供决定该像素亮度或灰阶的驱动电压。
液晶显示器驱动电路芯片包含多种耐压等级的晶体管，各耐压等级所能承受的电压范围可能随着半导体技术的发展而有所改变；就目前技术而言，耐压约1.5～1.8伏特则可称为低耐压晶体管，耐压约5～6伏特则可称为中耐压晶体管，及耐压约25～30伏特则可称为高耐压晶体管。为了驱动薄膜晶体管，闸极驱动电路常以高压晶体管来设计；然而，高压晶体管意味着电路芯片的制造过程必须使用更多光罩及制造时间，导致较高的制造成本。因此，有必要发展新的闸极驱动电路以对其进行改善。
技术实现要素：
因此本发明的目的之一即在于解决上述问题。
根据本发明的一实施例，其提供一种闸极驱动电路，其包括：m个p信道晶体管及m个n通道晶体管，其包含一第一p通道晶体 管、一第二p通道晶体管、一第一n通道晶体管及一第二n通道晶体管，该多个晶体管分别具有一闸极、一源极、一汲极、及一连接该源极的基极，且m为至少大于等于2的整数；以及一输出端，电性连接该第二n通道晶体管的汲极以及该第二p通道晶体管的汲极；其中，该第一p通道晶体管的源极连接一第一电压源，其闸极接收一第一控制电压；该第一n通道晶体管的源极连接一第二电压源，其闸极接收一第二控制电压；该第二p通道晶体管的源极连接该第一p通道晶体管的汲极，其闸极接收一第三控制电压；该第二n通道晶体管的源极连接该第一n通道晶体管的汲极，其闸极接收一第四控制电压；其中，该多个控制电压使得该m个p通道晶体管皆被导通且该m个n通道晶体管皆被关闭，或该m个n通道晶体管皆被导通且该m个p通道晶体管皆被关闭。
在本发明的一实施例中，该闸极驱动电路用以驱动液晶显示器的薄膜晶体管。
在本发明的一实施例中，该第一电压源与该第二电压源之间的电压差大于该多个晶体管的该闸极、该源极及该汲极中任意两端之间的耐压。
在本发明的一实施例中，一预设电压vt设定为(vgh-vgl)/m，则当该第一控制电压及该第三控制电压为vgh-vt，该第二控制电压为vgl，且该第四控制电压为vgl+vt时，该输出端的输出电压为vgh，其中vgh与vgl分别表示该第一电压源与该第二电压源所提供的电压。
在本发明的一实施例中，一预设电压vt设定为(vgh-vgl)/m，则当该第一控制电压为vgh，该第二控制电压及该第四控制电压为vgl+vt，且该第三控制电压为vgh-vt时，该输出端的输出电压为 vgl，其中vgh与vgl分别表示该第一电压源与该第二电压源所提供的电压。
在本发明的一实施例中，该m个p通道晶体管还包含一第三p通道晶体管，该m个n通道晶体管还包含一第三n通道晶体管，该第三p通道晶体管的源极连接该第二p通道晶体管的汲极，其闸极接收一第五控制电压，该第三n通道晶体管的源极连接该第二n通道晶体管的汲极，其闸极接收一第六控制电压，且该第三n通道晶体管的汲极以及该第三p通道晶体管的汲极电性连接该输出端。
在本发明的一实施例中，一预设电压vt设定为(vgh-vgl)/m，则当该第一控制电压、该第三控制电压及该第五控制电压为vgh-vt，该第二控制电压为vgl，该第四控制电压皆为vgl+vt，且该第六控制电压为vgl+2vt时，该输出端的输出电压为vgh，其中vgh与vgl分别表示该第一电压源与该第二电压源所提供的电压。
在本发明的一实施例中，一预设电压vt设定为(vgh-vgl)/m，则当该第一控制电压为vgh，该第三控制电压为vgh-vt，该第五控制电压为vgh-2vt，且该第二控制电压、该第四控制电压及第六控制电压皆为vgl+vt时，该输出端的输出电压为vgl，其中vgh与vgl分别表示该第一电压源与该第二电压源所提供的电压。
根据本发明的另一实施例，其提供一种闸极驱动电路，其包括：一第一p通道晶体管、一第二p通道晶体管、一第三p通道晶体管、一第一n通道晶体管、一第二n通道晶体管及一第三n通道晶体管，该多个晶体管分别具有一闸极、一源极、一汲极及一连接该源极的基极；以及一输出端，连接该第三n通道晶体管的汲极以及该第三p通道晶体管的汲极；其中，该第一p通道晶体管的源极连接一第一电压源，其闸极接收一第一控制电压；该第一n通道晶体管的源 极连接一第二电压源，其闸极接收一第二控制电压；该第二p通道晶体管的源极连接该第一p通道晶体管的汲极，其闸极接收一第三控制电压；该第二n通道晶体管的源极连接该第一n通道晶体管的汲极，其闸极接收一第四控制电压；该第三p通道晶体管的源极连接该第二p通道晶体管的汲极，其闸极接收一第五控制电压；该第三n通道晶体管的源极连接该第二n通道晶体管的汲极，其闸极接收一第六控制电压；其中，该多个控制电压使得该多个p信道晶体管皆被导通且该多个n通道晶体管皆被关闭，或是该多个n通道晶体管皆被导通且该多个p通道晶体管皆被关闭。
附图说明
图1为本发明第一实施例的闸极驱动电路的方块示意图；
图2为该闸极驱动电路输出vgh时，相关电压及电流的示意图；
图3为该闸极驱动电路输出vgl时，相关电压及电流的示意图；
图4为本发明第二实施例的闸极驱动电路的方块示意图；
图5为该闸极驱动电路输出vgh时，相关电压及电流的示意图；
图6为该闸极驱动电路输出vgl时，相关电压及电流的示意图；
图7为本实施例产生该多个控制电压的方式；
图8为本实施例产生该多个控制电压的另一方式。
附图标记说明：100/200-闸极驱动电路；qp1-第一p通道晶体管；qp2-第二p通道晶体管；qp3-第三p通道晶体管；qn1-第一n通道晶体管；qn2-第二n通道晶体管；qn3-第三n通道晶体管；vgh-第一电压源；vgl-第二电压源；vp1-第一控制电压；vn1-第二控制电压；vp2-第三控制电压；vn2-第四控制电压；vp3-第五控制电压；vn3-第六控制电压；r1、r2、r3-电阻。
具体实施方式
为使审查员能对本发明的特征、目的及功能有更进一步的认知与了解，兹配合图式详细说明本发明的实施例如后。在所有的说明书及图示中，将采用相同的组件编号以指定相同或类似的组件。
在各个实施例的说明中，当一元素被描述是在另一元素的“上方/上”或“下方/下”时，指直接地或间接地在该另一元素之上或之下的情况，其可能包含设置于其间的其他元素；所谓的“直接地”指其间并未设置其他中介元素。“上方/上”或“下方/下”等的描述以图式为基准进行说明，但亦包含其他可能的方向转变。所谓的“第一”、“第二”、及“第三”用以描述不同的元素，这些元素并不因为此类谓辞而受到限制。为了说明上的便利和明确，图式中各元素的厚度或尺寸，系以夸张或省略或概略的方式表示，且各元素的尺寸并未完全为其实际的尺寸。
本发明提供的闸极驱动电路的用途之一为液晶显示器的薄膜晶体管的驱动。在以下的实施例中，该闸极驱动电路将会连接两个提供不同电压的电源，并包含m个p信道晶体管的串接组合与m个n信道晶体管的串接组合，也就是说，多个等p通道晶体管具有与该多个n通道晶体管相同的数量m，且m为大于或等于2的整数；其中，数量m取决于上述两个电源之间的电压差以及该多个晶体管所能耐受的电压。藉此，本发明提供的闸极驱动电路可应用于该两个电源之间的电压差大于该多个晶体管所能耐受电压的情况。
图1为本发明第一实施例的闸极驱动电路100的方块示意图。以p信道晶体管与n信道晶体管的数量m皆为2个为例，也就是该闸极驱动电路100包含四个串接的场效晶体管：一第一p通道晶体管qp1、一第二p通道晶体管qp2、一第一n通道晶体管qn1以及 一第二n通道晶体管qn2，上述该多个晶体管qp1、qp2、qn1及qn2皆为具有四个端点的电子元件，换言之，其分别具有一闸极(gate)、一源极(source)、一汲极(drain)及一基极(base)。较佳的，晶体管qp1与qp2可为p通道金属氧化物半导体场效晶体管(p-channelmetal-oxide-semiconductorfield-effecttransistor，p-mosfet)，而晶体管qn1与qn2可为n通道金属氧化物半导体场效晶体管(n-channelmetal-oxide-semiconductorfield-effecttransistor，n-mosfet)。此外，为了使该第一p通道晶体管qp1与该第二p通道晶体管qp2具有相同的组件特性，且该第一n通道晶体管qn1与该第二n通道晶体管qn2具有相同的组件特性，各个晶体管qp1、qp2、qn1及qn2的基极皆连接其各自的源极，以免除各个晶体管qp1、qp2、qn1及qn2的组件特性受到基体效应(bodyeffect)的影响。
如图1所示，该闸极驱动电路100连接两个电压源(其分别为第一电压源vgh及第二电压源vgl)及四个控制电压(其分别为第一控制电压vp1、第二控制电压vn1、第三控制电压vp2、及第四控制电压vn2)。该第一p通道晶体管qp1的源极连接到电压源vgh，其闸极连接控制电压vp1；该第二p通道晶体管qp2的源极连接该第一p通道晶体管qp1的汲极，其闸极连接控制电压vp2；该第一n通道晶体管qn1的源极连接电压源vgl，其闸极连接控制电压vn1；该第二n通道晶体管qn2的源极连接晶体管qn1的汲极，其闸极连接控制电压vn2；此外，该第二n通道晶体管qn2与该第二p通道晶体管qp2的汲极互相连接而形成一连接端，其将作为该闸极驱动电路100的输出端vo。
以下以电压源vgh与电压源vgl分别提供vgh＝+5与vgl＝-5伏特直流电压作为实施例，我们可先设定一预设电压vt为 (vgh-vgl)/m；而此例中的m＝2，因此vt＝5伏特。倘若欲使该闸极驱动电路100的输出端vo输出vgh＝+5伏特的电压，则可施加适当的控制电压使得该多个p信道晶体管qp1及qp2皆被导通且该多个n通道晶体管qn1及qn2皆被关闭；例如，该第一控制电压vp1及该第三控制电压vp2采用vgh-vt＝0伏特，该第二控制电压vn1采用vgl＝-5伏特，且该第四控制电压vn2采用vgl+vt＝0伏特。由于该多个p通道晶体管qp1及qp2处于导通(on)状态，且该多个n通道晶体管qn1及qn2处于关闭(off)状态，因此该闸极驱动电路100将产生vgh＝+5伏特的输出电压。在此情况下，一输出电流io将会自上而下由该第一电压源vgh流经该第一p通道晶体管qp1与该第二p通道晶体管qp2而流向该输出端vo；同时，一漏电流il亦会自上而下由该输出端vo而流经该第二n通道晶体管qn2与该第一n通道晶体管qn1，如图2所示。如此将导致该第一p通道晶体管qp1的vsd为0伏特、vsg为5伏特、且vgd为-5伏特，该第二p通道晶体管qp2的vsd为0伏特、vsg为5伏特、且vgd为-5伏特，该第一n通道晶体管qn1的vgs为0伏特且vdg与vds皆为5伏特，该第二n通道晶体管qn2的vgs为0伏特且vdg与vds皆为5伏特；其中，对于p通道晶体管而言，vsg代表其源极与闸极之间的电压差，vgd代表其闸极与汲极之间的电压差，vsd代表其源极与汲极之间的电压差；对于n通道晶体管而言，vgs代表其闸极与源极之间的电压差，vdg代表其汲极与闸极之间的电压差，vds代表其汲极与源极之间的电压差。
另一方面，倘若欲使该闸极驱动电路100的输出端vo输出vgl＝-5伏特的电压，则可施加适当的控制电压使得该多个p信道晶体管qp1及qp2皆被关闭且该多个n通道晶体管qn1及qn2皆被导通；例如，该第一控制电压vp1采用vgh＝+5伏特的电压，该第二 控制电压vn1及该第四控制电压vn2采用vgl+vt＝0伏特，该第三控制电压vp2采用vgh-vt＝0伏特的电压。由于该多个p通道晶体管qp1及qp2处于关闭(off)状态，且该多个n通道晶体管qn1及qn2处于导通(on)状态，因此该闸极驱动电路100将产生vgl＝-5伏特的输出电压。在此情况下，一输出电流io将会自上而下由该输出端vo流经该第二n通道晶体管qn2与该第一n通道晶体管qn1而流向该第二电压源vgl；同时，一漏电流il亦会自上而下由该第一电压源vgh而流经该第一p通道晶体管qp1与该第二p通道晶体管qp2，如图3所示。如此将导致该第一n通道晶体管qn1的vds为0伏特且vgs与vgd皆为5伏特，该第二n通道晶体管qn2的vds为0伏特且vgs与vgd皆为5伏特，第一p通道晶体管qp1的vsg为0伏特且vgd与vsd皆为5伏特，第二p通道晶体管qp2的vsg为0伏特且vgd与vsd皆为5伏特。
由上述可知，所有该多个晶体管qp1、qp2、qn1及qn2的闸极、源极与汲极之间的电压差皆未超过6伏特，因此，该第一p通道晶体管qp1、该第二p通道晶体管qp2、该第一n通道晶体管qn1及该第二n通道晶体管qn2皆可以中耐压晶体管(其耐压约5～6伏特)来设计及制作，从而完全不须使用到高制造成本的高耐压晶体管(其耐压约25～30伏特)。
图4为本发明第二实施例的闸极驱动电路200的方块示意图。以p信道晶体管与n信道晶体管的数量m皆为3个为例，也就是该闸极驱动电路200包含六个串接的场效晶体管：一第一p通道晶体管qp1、一第二p通道晶体管qp2、一第三p通道晶体管qp3、一第一n通道晶体管qn1、一第二n通道晶体管qn2以及一第三n通道晶体管qn3，上述该多个晶体管qp1、qp2、qp3、qn1、qn2及qn3皆为具有四个端点的电子元件，换言之，其分别具有一闸极、 一源极、一汲极及一基极。较佳的，该多个p通道晶体管qp1、qp2及qp3可为p通道金属氧化物半导体场效晶体管(p-mosfet)，该多个n通道晶体管qn1、qn2及qn3可为n通道金属氧化物半导体场效晶体管(n-mosfet)。此外，为了使该多个p通道晶体管qp1、qp2及qp3具有相同的组件特性，该多个n通道晶体管qn1、qn2及qn3具有相同的组件特性，各个晶体管qp1、qp2、qp3、qn1、qn2及qn3的基极皆连接其各自的源极，以免除各个晶体管qp1、qp2、qp3、qn1、qn2及qn3的组件特性受到基体效应的影响。
如图4所示，该闸极驱动电路200连接两个电压源(其分别为第一电压源vgh及第二电压源vgl)及六个控制电压(其分别为第一控制电压vp1、第二控制电压vn1、第三控制电压vp2、第四控制电压vn2、第五控制电压vp3、及第六控制电压vn3)。对于该第一p通道晶体管qp1而言，其源极连接到该第一电压源vgh，其闸极连接该第一控制电压vp1；对于该第二p通道晶体管qp2而言，其源极连接该第一p通道晶体管qp1的汲极，其闸极连接该第三控制电压vp2；对于该第三p通道晶体管qp3而言，其源极连接该第二p通道晶体管qp2的汲极，其闸极连接该第五控制电压vp3；对于该第一n通道晶体管qn1而言，其源极连接该第二电压源vgl，其闸极连接该第二控制电压vn1；对于该第二n通道晶体管qn2而言，其源极连接该第一n通道晶体管qn1的汲极，其闸极连接该第四控制电压vn2；对于该第三n通道晶体管qn3而言，其源极连接该第二n通道晶体管qn2的汲极，其闸极连接该第六控制电压vn3；此外，该第三n通道晶体管qn3与该第三p通道晶体管qp3的汲极互相连接而形成一连接端，其将作为该闸极驱动电路200的输出端vo。
以下以该第一电压源vgh与该第二电压源vgl分别提供vgh＝ +8与vgl＝-8伏特直流电压作为实施例，我们亦先设定一预设电压vt为(vgh-vgl)/m；此例中的m＝3，因而vt约为5.3伏特。倘若欲使该闸极驱动电路200的输出端vo输出电压为vgh＝+8伏特，则可施加适当的控制电压使得该多个p信道晶体管qp1、qp2及qp3皆被导通且该多个n通道晶体管qn1、qn2及qn3皆被关闭；例如，该第一控制电压vp1、该第三控制电压vp2及该第五控制电压vp3皆采用vgh-vt(约为2.7伏特)，该第二控制电压vn1采用vgl＝-8伏特，该第四控制电压vn2采用vgl+vt(约为-2.7伏特)，且该第六控制电压vn3采用vgl+2vt(约为2.7伏特)。由于该多个p通道晶体管qp1、qp2及qp3处于导通(on)状态，且该多个n通道晶体管qn1、qn2及qn3处于关闭(off)状态，因此该闸极驱动电路200将产生vgh＝+8伏特的输出电压。在此情况下，一输出电流io将会自上而下由该第一电压源vgh流经该多个p通道晶体管qp1、qp2及qp3而流向该输出端vo；同时，一漏电流il亦会自上而下由该输出端vo而流经该多个n通道晶体管qn3、qn2及qn1，如图5所示。如此将导致各个该p通道晶体管qp1、qp2及qp3的vsd约为0伏特、vsg约为5.3伏特、且vgd约为-5.3伏特，该多个n通道晶体管qn1、qn2及qn3的vgs约为0伏特且vdg与vds皆约为5.3伏特。
另一方面，倘若欲使该闸极驱动电路200的输出端vo输出电压为vgl＝-8伏特，则可施加适当的控制电压使得该多个p信道晶体管qp1、qp2及qp3皆被关闭且该多个n通道晶体管qn1、qn2及qn3皆被导通；例如，该第一控制电压vp1采用vgh＝+8伏特，该第三控制电压vp2采用vgh-vt(约为2.7伏特)，该第五控制电压vp3采用vgh-2vt(约为-2.7伏特)，且该第二控制电压vn1、该第四控制电压vn2及第六控制电压vn3皆采用vgl+vt(约为-2.7伏 特)。由于该多个p通道晶体管qp1、qp2及qp3处于关闭(off)状态，且该多个n通道晶体管qn1、qn2及qn3处于导通(on)状态，因此该闸极驱动电路200将产生vgl＝-8伏特的输出电压。在此情况下，一输出电流io将会自上而下由该输出端vo流经该多个n通道晶体管qn3、qn2及qn1而流向该第二电压源vgl；同时，一漏电流il亦会自上而下由该第一电压源vgh而流经该多个p通道晶体管qp1、qp2及qp3，如图6所示。如此将导致该多个n通道晶体管qn1、qn2及qn3的vgs与vgd皆约为5.3伏特且vds约为0伏特，该多个p通道晶体管qp1、qp2及qp3的vsg约为0伏特且vgd与vsd皆约为5.3伏特。
在另一实施例中，倘若该闸极驱动电路200所在的集成电路芯片已有接近如上所述该多个控制电压vp1、vp2、vp3、vn1、vn2及vn3的电压值的电压源，例如，可提供+3及-3伏特的直流电压源，则我们亦可直接取用这样的电压作为该多个控制电压vp1、vp2、vp3、vn1、vn2及vn3。例如，该第一控制电压vp1、该第三控制电压vp2及该第五控制电压vp3采用+3伏特的电压，该第六控制电压vn3采用+2.7伏特的电压，该第四控制电压vn2采用-2.7伏特的电压，且该第二控制电压vn1采用-8伏特的电压，则亦可使该闸极驱动电路200的输出端vo输出电压为vgh＝+8伏特；此外，该第一控制电压vp1采用+8伏特的电压，该第三控制电压vp2采用+2.7伏特的电压，该第五控制电压vp3采用-2.7伏特的电压，且该第二控制电压vn1、该第四控制电压vn2及该第六控制电压vn3皆采用-3伏特的电压，则亦可使该闸极驱动电路200的输出端vo输出电压为vgl＝-8伏特。
由上述可知，所有晶体管qp1、qp2、qp3、qn1、qn2及qn3的闸极、源极与汲极之间的电压差皆未超过6伏特，因此，该多个 晶体管qp1、qp2、qp3、qn1、qn2及qn3皆可以中耐压晶体管(其耐压约5～6伏特)来设计及制作，从而完全不须使用到高制造成本的高耐压晶体管(其耐压约25～30伏特)。
由于设定该多个控制电压vp1、vp2、vp3、vn1、vn2及vn3对于该闸极驱动电路200的操作极为重要，因此，以下将说明产生这些电压的方式。第一种方式是采用多个彼此串联的电阻r1、r2及r3来进行分压，如图7所示，该多个串联电阻r1、r2及r3接受该第一电压源vgh与该第二电压源vgl，其分别提供vgh＝+8与vgl＝-8伏特的直流电压，倘若该多个电阻r1、r2及r3的电阻值相同，则通过串联电阻分压可得到约+2.7及-2.7伏特的电压值；或是该多个电阻r1、r2及r3亦可选用其他合适的电阻值，使得串联电阻分压可得到+3及-3伏特的电压输出，以供该闸极驱动电路200使用于该多个控制电压vp1、vp2、vp3、vn1、vn2及vn3。
第二种方式是采用低压差线性稳压器(lowdrop-outregulator，简称ldo)，其接线电路可如图8所示，输入端为该闸极驱动电路200所在的集成电路芯片已有接近+2.7(及-2.7)伏特的直流电压，则该低压差线性稳压器可输出+2.7(及-2.7)伏特的电压；或是亦可选用+3(及-3)伏特的输入电压，则该低压差线性稳压器可输出+3(及-3)伏特的电压，以供该闸极驱动电路200使用于该多个控制电压vp1、vp2、vp3、vn1、vn2及vn3。
以上所述仅为本发明的较佳实施例，当不能以之限制本发明的范围。即大凡依本发明权利要求范围所做的均等变化及修饰，仍将不失本发明的要义所在，亦不脱离本发明的精神和范围，故都应视为本发明的进一步实施状况。