本发明是关于显示面板的技术领域，尤指一种具有主动式终端器以增强栅极驱动器的驱动能力的显示面板。
背景技术：
在一般情况下，显示面板包括一面板主体、一个栅极驱动电路、及一源极驱动电路。该源极驱动电路是设置在该面板本体，通过多条源极线，以驱动一显示面板的多个像素。栅极驱动电路是设置在该面板本体，通过多条栅极线，以驱动该显示面板的多个像素。此外，栅极驱动电路包括一移位寄存器。该移位寄存器用于传输栅极信号至连接至该移位寄存器的多条栅极线，以顺序地使能该多条栅极线，从而驱动多个像素。
近来，大尺寸面板已被广泛使用。为解决大尺寸面板引起因超长传输距离所产生信号衰减的问题，现有技术使用一个双侧栅极驱动方法。其将移位寄存器设置于该显示面板的两侧，以克服信号衰减问题。然而，如何有效地补偿栅极信号始终是一个电路设计上的挑战。将相同的栅极驱动器设置在面板的左侧边界和右侧边界虽可降低信号衰减问题相同，然而，这种方法使得面板的边框宽度变宽，而不符合实际应用中对窄边框面板的要求。因此，现有显示面板仍有改善的空间。
技术实现要素：
本发明的目的主要是在提供一种显示板，它具有一个移位寄存器和主动式终端器。移位寄存器的一驱动电路是耦合到一栅极线的一端。主动式终端器增强驱动电路的驱动能力并改进了栅极线的信号的均匀性。此外，在制造过程中，没有必要使用高电压工艺，从而显著地降低了制造成本。
依据本发明的一特色，本发明提出一种显示面板，其包括一移位寄存器和一个主动式终端器。该移位寄存器具有一驱动电路，该驱动电路耦合到一栅极线的一端。该主动式终端器耦合到该栅极线的另一端，该主动式终端器包括：一第一晶体管、一第二晶体管、及一第一电容。该第一晶体管具有一第一端连接至一第一频率信号、一第二端连接至该栅极线、和一第三端。该第二晶体管具有一第一端连接至一第一内部节点、一第二端连接至该第一晶体管第三端、和一第三端连接至一第一直流电压源。第一电容具有一第一端连接至栅极线、及一第二端连接至该第一晶体管的第三端和该第二晶体管的第二端。
附图说明
图1是本发明显示面板的一实施例的方块图。
图2是本发明多级移位寄存器及多主动式终端器的一实施例的示意图。
图3是图2中移位寄存器及主动式终端器的信号的时序图。
图4是本发明多级移位寄存器及多主动式终端器的另一实施例的示意图。
图5是图4中移位寄存器及主动式终端器的信号的时序图
图6是本发明多级移位寄存器及多主动式终端器的又一实施例的示意图。
图7是本发明多级移位寄存器及多主动式终端器的再一实施例的示意图。
图8是本发明多级移位寄存器及多主动式终端器的更一实施例的示意图。
【符号说明】
显示面板100面板本体110
源极驱动电路120栅极驱动电路130
像素111栅极线113
源极线115第一部分1301
第二部分1302第一侧面117
第二侧面119移位寄存器131
主动式终端器133
第一移位寄存器210a主动式终端器220a
节点node(n)晶体管t1、t20、t21
栅极线的远程rfn升压周期tb
栅极线113
第一移位寄存器410a第二移位寄存器410b
第三移位寄存器410c第四移位寄存器410d
主动式终端器420a端rn、rfn
节点node(n-1)、node(n)、dnode(n-1)、inode(n)、node(n+1)
驱动电路430a第一频率信号(clka)
第一晶体管(t1a)第二晶体管(t2a)
第一电容(c1a)第四晶体管(t4)
第二电容(c2)第五晶体管(t5)
第六晶体管(t6)第七晶体管(t7)
第一端(a)第二端(b)
第三端(c)直流电压源(vgh)
前一列的栅极线rfn-1第二直流电压源(vgl)
第二频率信号(clkc)第三频率信号(clkb)
第四频率信号(clkd)时段s1、s2、s3、s4、s5
第三晶体管(t3a)第八晶体管(t8)
第九晶体管(t9)第十晶体管(t10)
第二电容(c2)直流电压(vdd)
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
图1是本发明显示面板100的一实施例的方块图。显示面板100包括一面板本体110、源极驱动电路120、及一栅极驱动电路130。该面板本体110包括多个排列成行和列的像素111，该多个像素111布置在多条栅极线113和多条源极线115交接处。源极驱动电路120设置在面板本体110、并通过多条源极线115以驱动多个像素111。栅极驱动电路130设置在面板主体110、并通过多条栅极线113以驱动多个像素111。该扫描驱动电路130被分为一第一部分1301、及一第二部分1302。第一部分1301及第二部分1302分别设置在面板主体110的第一侧面117和第二侧面119，第一侧面117和第二侧面119是彼此相对的。也即，两部分1301、1302分别设置在栅极线113的两端。
如图1所示，栅极驱动电路130包括多个串联的级，并且每一级包括一移位寄存器131、及一主动式终端器133。其中，移位寄存器131是位于该第一部分1301中，主动式终端器133是位于该二部分1302。于同一级中，移位寄存器131及主动式终端器133是位于面板主体110的两端。也即，移位寄存器131及主动式终端器133是分别位于第一侧面117和第二侧面119。于同一级中，栅极线113的两端分别连接至移位寄存器131及主动式终端器133。也即，每条栅极线113是对应一移位寄存器131及一主动式终端器133。
于大尺寸面板中，因其超长传输距离而会产生信号衰减的问题。将移位寄存器131及主动式终端器133设置在面板的左侧边界和右侧边界虽可降低信号衰减问题相同，然而，这种方法使得面板的边框宽度变宽，而不符合实际应用中对窄边框面板的要求。同时主动式终端器133中晶体管的电压并不足以驱动栅极线的远程。若欲使主动式终端器133中晶体管具有高电压输出以驱动栅极线的远程的话，主动式终端器133的晶体管需具有高电压容差，但此举将会增加成本，也容易使晶体管因高电压而寿命变短。
图2是本发明多级移位寄存器及多主动式终端器的一实施例的示意图。如图2所示，本实施例中是显示一第一移位寄存器410a、一第二移位寄存器410b、一第三移位寄存器410c、及一第四移位寄存器410d。此外，第二移位寄存器410b是第一移位寄存器410a的前一级，第三移位寄存器410c是第四移位寄存器410d的下一级，而第四移位寄存器410d是第一移位寄存器410a的下一级。
第一移位寄存器410a是对应于主动式终端器420a。第一移位寄存器410a位于第一侧面117(如图1所示)，而主动式终端器420a位于第二侧面119(如图1所示)。栅极线113的两端rn和rfn分别连接到第一移位寄存器410a和主动式终端器420a。主动式终端器420a由位于第二侧面119中的至少一移位寄存器所控制，其中第二侧面119是相对于第一侧面117。
在本实施例中，主动式终端器420a被位于第二侧面119的第二移位寄存器410b所控制。除此之外，主动式终端器420a并由第二移位寄存器410b的第一内部节点node(n-1)的信号、及一第一频率信号(clka)所控制。其中，该第一频率信号(clka)并同步控制该第一移位寄存器410a。当第一移位寄存器410a输出一栅极信号至该对应的栅极线113的一端rn时，第二移位寄存器410b控制主动式终端器420a，以同步输出一控制信号至栅极线113的另一端rfn，从而对栅极线充电，以补偿和提高栅极信号。该控制信号是根据该第一频率信号(clka)所产生，其可以是一个脉冲信号。
如图2所示，第一移位寄存器410a具有一驱动电路430a，其是耦合至栅极线113的一端rn。主动式终端器420a具有一第一晶体管(t1a)、一第二晶体管(t2a)、及一第一电容(c1a)。第一晶体管(t1a)具有一第一端(a)、一第二端(b)、及一第三端(c)。第一端(a)连接到第一频率信号(clka)并作为输入。第二端(b)连接至栅极线113并作为输出。第三端(c)作为控制用。第二晶体管(t2a)具有一第一端(a)、一第二端(b)、及一第三端(c)。第一端(a)连接到前一级的移位寄存器410b中的一第一内部节点node(n-1)，并作为一个输入，第二端(b)连接至第一晶体管(t1a)的第三端(c)，用于控制该第一晶体管(t1a)，第三端(c)连接到第一直流电压源(vgh)并作为控制用。在本发明中，第一端(a)和一第二端(b)可以是mos晶体管的漏极/源极或源极/漏极。如果该晶体管被用来为一个mos开关，第一端(a)和一第二端(b)可以互换。第一电容(c1a)具有一第一端连接到栅极线113、及一第二端连接到该第一晶体管(t1a)的第三端(c)及第二晶体管(t2a)的第二端(b)。
该驱动电路430a包括一个第四晶体管(t4)、第二电容(c2)、第五晶体管(t5)、第六晶体管(t6)和第七晶体管(t7)。
第四晶体管(t4)具有一第一端(a)、一第二端(b)、及一第三端(c)，第一端(a)连接到第一频率信号(clka)，第二端(b)连接到栅极线113，第三端(c)作为控制用。第二电容(c2)具有一第一端连接到栅极线113、及一第二端连接到第四晶体管(t4)的第三端(c)。第五晶体管(t5)具有一第一端(a)、一第二端(b)、及一第三端(c)，第一端(a)连接到一个当前列的移位寄存器410a的一个第三内部节点node(n)并作为输入端，第二端(b)连接到第四晶体管(t4)的第三端(c)，以控制第四晶体管(t4)，第三端(c)连接到第一直流电压源(vgh)并作为控制用。第六晶体管(t6)具有一第一端(a)、一第二端(b)、及一第三端(c)，第一端(a)连接到第六晶体管(t6)的第三端(c)及一前一列的栅极线rfn-1，第二端(b)连接到当前列的移位寄存器410a的第三内部节点node(n)。第七晶体管(t7)具有一第一端(a)、一第二端(b)、及一第三端(c)，第一端(a)连接到当前列的移位寄存器410a的第三内部节点node(n)，第二端(b)连接到第二直流电压源(vgl)，第三端(c)连接到一第二频率信号(clkc)。
具体地，第一内部节点node(n-1)的信号通过第二晶体管(t2a)而传输。值得注意的是，主动式终端器420a的第一晶体管(t1a)经由施加的栅极电压比其通常使用的常规高电压vgh高许多的电压而导通，并且其栅极电压被第一电容(c1a)升压。通常，当栅极电压比vgh更高时，n型晶体管的电导变高。因此，施加比vgh更高的电压至主动式终端器420a的第一晶体管(t1a)时，可使晶体管的尺寸更小，从而使得所需的电路面积变少。这是可保持显示器窄边框的显著功能，而且主动式终端器420a确实补偿信号衰减。
图3是图2中移位寄存器410a及主动式终端器420a的信号的时序图。如图3所示，第三频率信号(clkb)的脉冲与第一频率信号(clka)的脉冲不重迭，第二频率信号(clkc)的脉冲与第三频率信号(clkb)的脉冲不重迭，第四频率信号(clkd)的脉冲与第二频率信号(clkc)的脉冲不重迭。
在时段s1中，第一内部节点node(n-1)的电压电平变为vgh-vth，第二晶体管(t2a)被导通，则节点dnode(n-1)的电压电平变为vgh-vth，以经由该第二晶体管(t2a)对第一电容(c1a)充电，并且使第一晶体管(t1a)导通。
在时段s2中，栅极线rfn-1(几乎等于图2中的栅极线rn-1)的电压电平变为高电压vgh，使得具有二极管连接的第六晶体管(t6)被导通，则节点node(n)的电压电平变为vgh-vth，因此经由第五晶体管(t5)和第六晶体管(t6)对第二电容(c2)充电，进而使第四晶体管(t4)被导通。内部节点inode(n)的电压电平变为vgh-vth。
在时段s3中，第一频率信号(clka)的电压电平变为高电压vgh，第一频率信号(clka)的脉冲经由第一晶体管(t1a)输出至栅极线113并流向栅极线113的另一端rfn，第一频率信号(clka)的脉冲经由第四晶体管(t4)输出到栅极线113的一端rn。由于第二电容(c2)的一端耦合至栅极线113，其可提供升压效果，因此根据第一频率信号(clka)，第二电容(c2)的另一端及节点inode(n)的电压电平被升压至2vgh-vgl-vth，其中，2vgh-vgl-vth的电压电平是远高于高电压vgh的电压电平。所以第四晶体管(t4)完全导通，从而使栅极线113的一端rn可快速充电至高电压vgh。上述的描述涉及到栅极线113的充电。
同样地，在时段s3中，第一电容(c1a)的一端耦合到栅极线113，其可以提供一升压效果。因此根据第一频率信号(clka)，第一电容(c1a)的另一端及节点dnode(n-1)的电压电平被升压至2vgh-vgl-vth，其中，2vgh-vgl-vth的电压电平是远高于高电压vgh的电压电平。因此，第一晶体管(t1a)完全导通，从而使得栅极线113的另一端rfn可快速充电至高电压vgh。也即，当第一频率信号(clka)处于高电压状态时，第一电容(c1a)的电压大于该第一晶体管(t1a)的第三端(c)的电压，以充分开启第一晶体管(t1a)。
在时段s3中，栅极线113的充电是经由设置在第一侧的移位寄存器410a及设置在第二侧的主动式终端器420a同步进行，以减少栅极信号的衰减。
在时段s3及圆圈a中，第一频率信号(clka)变为低电压vgl、且节点dnode(n-1)的电压电平变为vgh-vth，因此，第一晶体管(t1a)是仍然导通，用以对栅极线113的另一端rfn进行放电。
在时段s4中，第一频率信号(clka)保持在低电压vgl且第三内部节点node(n)的电压电平保持在vgh-vth，第四晶体管(t4)仍然导通，用以对栅极线113的一端rn进行放电。
在时段s5中，第一频率信号(clka)和第一内部节点node(n-1)保持在低电压vgl，且第三内部节点node(n)的电压电平变为低电压vgl，因此第一晶体管(t1a)和第四晶体管(t4)关闭。
图4是本发明多级移位寄存器及多主动式终端器的另一实施例的示意图。图5是图4中移位寄存器410a及主动式终端器420a的信号的时序图。
如图4所示，图4中的驱动电路430a与图2中的驱动电路430a相同。相较于图2，在图4中，主动式终端器420a还包含一第三晶体管(t3a)。第三晶体管(t3a)具有一第一端(a)、一第二端(b)、及一第三端(c)，第一端(a)连接到第一频率信号(clka)，第二端(b)连接到栅极线113，第三端(c)作为控制用并连接到下一列的移位寄存器的一第二内部节点node(n+1)。
图5是图4中移位寄存器410a及主动式终端器420a的信号的时序图。第三频率信号(clkb)的脉冲与第一频率信号(clka)的脉冲有重迭，第二频率信号(clkc)的脉冲与第三频率信号(clkb)的脉冲有重迭，第四频率信号(clkd)的脉冲与第二频率信号(clkc)的脉冲有重迭。
在时段s1中，第一内部节点node(n-1)的电压电平变为vgh-vth，所以第二晶体管(t2a)被导通，则节点dnode(n-1)的电压电平变为vgh-vth，因此经由该第二晶体管(t2a)对第一电容(c1a)充电，并且使得第一晶体管(t1a)被导通。
在时段s2中，栅极线(端rfn-1)的电压电平(几乎等于图4中的栅极线(端rn-1)的电压电平)变为高电压vgh，使得具有二极管连接的第六晶体管(t6)被导通，节点node(n)的电压电平变为vgh-vth，因此可经由第五晶体管(t5)和第六晶体管(t6)对第二电容(c2)充电。所以节点inode(n)的电压电平变为vgh-vth，使第四晶体管(t4)导通。
在时段s3中，第一频率信号(clka)变为高电压vgh，使得第一频率信号(clka)的脉冲经由第一晶体管(t1a)输出到栅极线113、并流向栅极线113的另一端rfn。并且在第一频率信号(clka)的脉冲经由第四晶体管(t4)输出到栅极线113，并流入到栅极线113的一端rn。由于第二电容(c2)的一端耦合到栅极线113、并可提供升压效果，在第二电容(c2)的另一端和内部节点inode(n)的电压被升压至2vgh-vgl-vth，其中，由于电压升压效果，2vgh-vgl-vth远大于高电压vgh。因此，第四晶体管(t4)完全导通，从而使栅极线113的一端rn可快速充电转到高电压vgh。上述的描述是涉及到栅极线113的充电。
同样地，在时段s3中，一端耦合到栅极线113的第一电容(c1a)可提供升压效果，在第一电容(c1a)的另一端和内部节点dnode(n-1)的电压被升压至2vgh-vgl-vth，其中，由于电压升压效果，2vgh-vgl-vth远大于高电压vgh。因此，第一晶体管(t1a)完全导通，从而使栅极线113的另一端rfn可快速充电转到高电压vgh。也即，当第一频率信号(clka)处于高电压状态时，第一电容(c1a)的电压大于该第一晶体管(t1a)的第三端(c)的电压，以充分开启第一晶体管(t1a)。
在时段s3中，栅极线113的充电由位于第一侧的移位寄存器410a及位于第二侧的主动式终端器420a同步进行，以便减少栅极信号的衰减。
在时段s4中，第一频率信号(clka)变为低电压vgl，用以对栅极线113进行放电。节点node(n-1)的电压电平变为低电压vgl，接着节点dnode(n-1)的电压电平变为低电压vgl，因此第一晶体管(t1a)被关闭。节点node(n+1)的电压电平保持在电压vgh-vth，且第三晶体管(t3a)仍然导通。第三晶体管(t3a)的第一端(a)耦合到该第一频率信号(clka)、且第一频率信号clka变为低电压vgl。因此，栅极线113经由第三晶体管(t3a)放电。同时，第三内部节点node(n)的电压电平保持在电压vgh-vth，所以第四晶体管(t4)仍然开启。第四晶体管(t4)的第一端(a)耦合到该第一频率信号(clka)、且第一频率信号(clka)变为低电压vgl。因此，栅极线113经由第四晶体管(t4)放电，栅极线113并且还由过第三晶体管(t3a)放电。因此，栅极线113的放电可迅速完成。
在时段s5中，第一频率信号(clka)和第一内部节点node(n-1)的电压电平保持在低电压vgl，第三内部节点node(n)的电压电平变为低电压vgl，并且第一晶体管(t1a)和第四晶体管(t4)关闭。节点node(n+1)的电压电平保持在电压vgh-vth。第三晶体管(t3a)仍然导通，以将栅极线113的另一端rfn放电。
图6是本发明多级个移位寄存器及多主动式终端器的又一实施例的示意图。如图6所示，主动式终端器220a是与图2中的主动式终端器220a相同。驱动电路430a包括一第四晶体管(t4)、一第二电容(c2)、一第五晶体管(t5)、一第六晶体管(t6)、一第七晶体管(t7)、一第八晶体管(t8)、一第九晶体管(t9)、及一第十晶体管(t10)。
第四晶体管(t4)具有一第一端(a)、一第二端(b)、及一第三端(c)，其第一端(a)连接到第一频率信号(clka)，第二端(b)连接到栅极线113，第三端(c)作为控制用。第二电容(c2)具有一第一端连接到栅极线113、及一第二端连接到第四晶体管(t4)的第三端(c)。第五晶体管(t5)的一第一端(a)连接到栅极线113，其一第二端(b)连接在该第二直流电压(vgl)。
第六晶体管(t6)具有一第一端(a)、一第二端(b)、及一第三端(c)，第一端(a)连接到一个当前列的移位寄存器410a的第四内部节点node(n)并且作为一输入端，第二端(b)连接到该第四晶体管(t4)的第三端(c)，以控制该第四晶体管(t4)，一第三端(c)连接到第一直流电压源(vgh)并且作为一控制端。第七晶体管(t7)具有一第一端(a)、一第二端(b)、及一第三端(c)，第一端(a)连接到该第七晶体管的第三端(c)及一直流电压(vdd)，第二端(b)连接至该第五晶体管(t5)的第三端(c)。
第八晶体管(t8)具有一第一端(a)、一第二端(b)、及一第三端(c)，第一端(a)连接至该第五晶体管(t5)的第三端(c)，第二端(b)连接至第二直流电压源(vgl)，第三端(c)连接到当前列的该移位寄存器410a的第四内部节点node(n)。
第九晶体管(t9)具有一第一端(a)、一第二端(b)、及一第三端(c)，第一端(a)连接到第九晶体管(t9)的第三端(c)和前一栅极线(端rfn-1)，第二端(b)连接到当前列的该移位寄存器410a的第四内部节点node(n)。第十晶体管(t10)具有一第一端(a)、一第二端(b)、及一第三端(c)，第一端(a)连接到当前列的该移位寄存器410a的第四内部节点node(n)，第二端(b)连接在该第二直流电压源(vgl)，第三端(c)的连接到第二频率信号(clkc)。
基于本发明先前的公开，本领域技术人员可以理解图6的移位寄存器及主动式终端器的控制信号的时序图，因此不再详细说明。
图7是本发明多级移位寄存器及多主动式终端器的再一实施例的示意图。如图7所示，主动式终端器220a与图2中的主动式终端器220a相同。驱动电路430a包括一第四晶体管(t4)、一第二电容(c2)、一第五晶体管(t5)、一第六晶体管(t6)、一第七晶体管(t7)、一第八晶体管(t8)、一第九晶体管(t9)、及一第十晶体管(t10)。
第四晶体管(t4)具有一第一端(a)、一第二端(b)、及一第三端(c)，其第一端(a)连接到第一频率信号(clka)，第二端(b)连接到栅极线113，第三端(c)作为控制用。第二电容(c2)具有一第一端连接到栅极线113、及一第二端连接到第四晶体管(t4)的第三端(c)。第五晶体管(t5)的一第一端(a)连接到栅极线113，其一第二端(b)连接在该第二直流电压(vgl)。
第六晶体管(t6)具有一第一端(a)、一第二端(b)、及一第三端(c)，第一端(a)连接到一个当前列的移位寄存器410a的一第五内部节点node(n)并且作为一输入端，第二端(b)连接到该第四晶体管(t4)的第三端(c)，以控制该第四晶体管(t4)，第三端(c)连接到第一直流电压源(vgh)并且作为一控制端。第七晶体管(t7)具有一第一端(a)、一第二端(b)、及一第三端(c)，第一端(a)连接到前一栅极线(端rfn-1)，第二端(b)连接至第六晶体管(t6)的第一端(a)，第三端(c)连接至第七晶体管(t7)的第一端(a)。
第八晶体管(t8)具有一第一端(a)、一第二端(b)、及一第三端(c)，第一端(a)连接到第七晶体管(t7)的第一端(a)，第二端(b)的连接到该第六晶体管(t6)的第一端(a)，第三端(c)连接到第五晶体管(t5)的第三端(c)。第九晶体管(t9)具有一第一端(a)、一第二端(b)、及一第三端(c)，第一端(a)连接到一第二频率信号(clkc)，第二端(b)连接至该第五晶体管(t5)的第三端(c)，第三端(c)连接到第六晶体管(t6)的第一端(a)。第十晶体管(t10)具有一第一端(a)、一第二端(b)、及一第三端(c)，第一端(a)连接到该第九晶体管(t9)的第一端(a)，第二端(b)连接到第五晶体管的第三端(c)，第三端(c)连接到该第二频率信号(clkc)。
图8是本发明多级移位寄存器及多主动式终端器的又一实施例的示意图。如图8所示，主动式终端器220a还包含一第三晶体管(t3a)、一第四晶体管(t4a)和一第二电容(c2a)。
第三晶体管(t3a)具有一第一端(a)、一第二端(b)、及一第三端(c)，第一端(a)连接到该第一频率信号(clka)并作为一输入端，第二端(b)连接到栅极线113并作为一输出端，第三端(c)作为一控制端。
第四晶体管(t4a)具有一第一端(a)、一第二端(b)、及一第三端(c)，第一端(a)连接到一个下一列的移位寄存器410d的第六内部节点node(n+1)并且作为一输入端，第二端(b)连接到该第三晶体管(t3a)的第三端(c)，用于控制该第三晶体管(t3a)，第三端(c)连接到该第一直流电压源(vgh)并且作为一控制端。
第二电容(c2a)具有一第一端连接到栅极线113、及一第二端连接到第三晶体管(t3a)的第三端(c)及第四晶体管(t4a)的第二端(b)。
如图8所示，驱动电路430a包括一第五晶体管(t5)、一第三电容(c3)、一第六晶体管(t6)、一第七晶体管(t7)、一第八晶体管(t8)、一第九晶体管(t9)、一第十晶体管(t10)、一第十一晶体管(t11)和一第十二晶体管(t12)。
第五晶体管(t5)具有一第一端(a)、一第二端(b)、及一第三端(c)，第一端(a)连接到该第一频率信号(clka)，第二端(b)连接到栅极线113，第三端(c)作为一控制端。
第三电容(c3)具有一第一端连接到栅极线113、及一第二端连接到第五晶体管(t5)的第三端(c)。
第六晶体管(t6)的第一端(a)连接到栅极线113，其一第二端(b)连接在该第二直流电压源(vgl)。
第七晶体管(t7)具有一第一端(a)、一第二端(b)、及一第三端(c)，第一端(a)连接到一个当前列的移位寄存器410a的第七内部节点node(n)并且作为一输入端，第二端(b)连接到第五晶体管(t5)的第三端(c)，用于控制第五晶体管(t5)，第三端(c)连接到第一直流电压源(vgh)并且作为一控制端。
第八晶体管(t8)的一第一端(a)连接到该第八晶体管(t8)的一第三端(c)，其一第二端(b)连接到该第六晶体管的第三端(c)。
第九晶体管(t9)具有一第一端(a)、一第二端(b)、及一第三端(c)，第一端(a)连接到第六晶体管(t6)的第三端(c)，第二端(b)连接到第二直流电压源(vgl)，第三端(c)连接到一个当前列的移位寄存器410a的第七内部节点node(n)。
第十晶体管(t10)的一第一端(a)连接到第十晶体管(t10)的一第三端(c)及一前一列的栅极线(端rfn-1)，其一第二端(b)连接到一个当前列的移位寄存器410a的第七内部节点node(n)。
第十一晶体管(t11)具有一第一端(a)、一第二端(b)、及一第三端(c)，第一端(a)连接到一个当前列的移位寄存器410a的第七内部节点node(n)，第二端(b)连接到该第二直流电压源(vgl)，第三端(c)连接到第二频率信号(clkc)。
第十二晶体管(t12)具有一第一端(a)、一第二端(b)、及一第三端(c)，第一端(a)连接到第十二晶体管(t12)的第三端(c)及一下一列的栅极线(端rfn+1)，第二端(b)连接到一个当前列的移位寄存器410a的第七内部节点node(n)。
由图8可知，图8的电路可对显示面板的栅极线进行向上/向下的双向扫描。具体来说，其可以向下方向来依序扫描栅极线(r1，...rn-1，rn，rn+1，...，rm)，并且也可以向上方向来依序扫描栅极线(rm，...，rn+1，rn，rn-1，...，r1)，其中n和m都是正整数，m大于n。
在本发明中，某些晶体管是作为mos开关，并且应该注意的是mos开关的的第一端(a)和第二端(b)可以互换。
由前述说明可知，于本发明中，如图2所示，当节点inode(n)的电压上升到2vgh-vgl-vth时，第五晶体管(t5)是关闭的，因此高电压2vgh-vgl-vth不会传递到第六晶体管(t6)和第七晶体管(t7)。同样，当节点dnode(n-1)的电压上升到2vgh-vgl-vth时，第二晶体管(t2a)是关闭的，从而使高电压2vgh-vgl-vth不会被传递到在第二移位寄存器410b中的第一内部节点node(n-1)。因此，在制造过程中，第六晶体管(t6)、第七晶体管(t7)和第二移位寄存器410b中的电路不需要使用高压工艺设计工具包(processdesignkit，pdk)，从而显著地减少的制造成本。
而且，随着电容c1a和c2的升压效果，第一晶体管(t1a)和第四晶体管(t4)可以被充分地导通，从而使栅极线113可以迅速地充电并转至高电压vgh。在本发明中，主动式终端器420a可以提高栅极驱动电路430a的驱动能力，并且改进了栅极线113的信号均匀性。
上述实施例仅是为了方便说明而举例而已，本发明所主张的权利范围自应以申请专利范围该为准，而非仅限于上述实施例。