1.一种栅极驱动电路，包括多个移位寄存单元，多个所述移位寄存单元中包括多个级联的驱动移位寄存单元，每级驱动移位寄存单元均用于驱动显示基板的一行像素单元，其特征在于，多级驱动移位寄存单元被分为多组，每组包括连续的N级驱动移位寄存单元，N为大于1的整数；任意两组中位置相同的两级驱动移位寄存单元所驱动的两行像素单元的极性分布相同；
所述移位寄存单元包括输入端和输出端，所述驱动移位寄存单元的输入端包括第一输入端口和第二输入端口，所述驱动移位寄存单元用于在其第一输入端口和第二输入端口中的至少一者接收到有效信号后输出有效信号；
任意相邻两级驱动移位寄存单元中，下一级驱动移位寄存单元的第一输入端口与上一级驱动移位寄存单元的输出端相连；第m级驱动移位寄存单元的第二输入端口与第m-N-1级驱动移位寄存单元的输出端相连；其中，m为大于N+1且小于等于驱动移位寄存单元总数的整数。
2.根据权利要求1所述的栅极驱动电路，其特征在于，所述栅极驱动电路还包括用于提供起始信号的起始信号端，多个所述移位寄存单元中还包括N个级联的起始移位寄存单元；
第一级起始移位寄存单元的输入端与所述起始信号端相连，第一级起始移位寄存单元之后的每级起始移位寄存单元的输入端均与其上一级起始移位寄存单元的输出端相连，以使所述起始信号端输入起始信号后，多级所述起始移位寄存单元依次输出有效信号；
第一级驱动移位寄存单元的第二输入端口与所述起始信号端相连，第一级驱动移位寄存单元的第一输入端口与最后一级起始移位寄存单元的输出端相连；
第n级驱动移位寄存单元的第二输入端口与第n-1级起始移位寄存单元的输出端相连，1＜n≤N+1。
3.根据权利要求1或2所述的栅极驱动电路，其特征在于，当任意相邻一列像素单元中每相邻两个像素单元的极性均相反时，所述N为2。
4.根据权利要求2所述的栅极驱动电路，其特征在于，所述移位寄存单元还包括复位端，所述移位寄存单元用于在其复位端接收到有效信号时输出无效信号；
任意相邻的两级起始移位寄存单元中，上一级起始移位寄存单元的复位端与下一级起始移位寄存单元的输出端相连，最后一级起始移位寄存单元的复位端与第一级驱动移位寄存单元的输出端相连；任意相邻的两级驱动移位寄存单元中，上一级驱动移位寄存单元的复位端与下一级驱动移位寄存单元的输出端相连。
5.根据权利要求4所述的栅极驱动电路，其特征在于，所述移位寄存单元还包括第一时钟信号端、无效信号端、输入模块、上拉模块和复位模块；
所述输入模块分别与所述移位寄存单元的输入端和上拉节点相连，用于在所述输入端接收到有效信号时为所述上拉节点提供有效信号，所述上拉节点为所述输入模块与所述上拉模块的连接节点；
所述上拉模块分别与所述上拉节点、所述第一时钟信号端和所述移位寄存单元的输出端相连，用于在所述上拉节点接收到有效信号时，将所述第一时钟信号端和所述输出端导通；
所述复位模块分别与所述移位寄存单元的复位端、上拉节点、所述移位寄存单元的输出端和所述无效信号端相连，用于在所述复位端接收到有效信号时，将所述上拉节点、所述移位寄存单元的输出端均与所述无效信号端导通。
6.根据权利要求5所述的栅极驱动电路，其特征在于，所述移位寄存单元还包括第二时钟信号端和下拉模块；
所述下拉模块分别与所述第二时钟信号端、所述上拉节点和所述移位寄存单元的输出端相连，用于在所述第二时钟信号端接收到有效信号时，将所述上拉节点和所述输出端均与所述无效信号端导通。
7.根据权利要求6所述的栅极驱动电路，其特征在于，所述栅极驱动电路还包括第一时钟提供端和第二时钟提供端，所述第一时钟提供端和第二时钟提供端用于提供相位相反的时钟信号；
奇数级起始移位寄存单元以及奇数级驱动移位寄存单元的第一时钟信号端均与所述第一时钟提供端相连，奇数级起始移位寄存单元以及奇数级驱动移位寄存单元的第二时钟信号端均与所述第二时钟提供端相连；偶数级起始移位寄存单元以及偶数级驱动移位寄存单元的第一时钟信号端均与所述第二时钟提供端相连，偶数级起始移位寄存单元以及偶数级驱动移位寄存单元的第二时钟信号端均与所述第二时钟提供端相连。
8.根据权利要求5所述的栅极驱动电路，其特征在于，所述驱动移位寄存单元的输入模块包括第一晶体管、第二晶体管和第三晶体管，所述第一晶体管的栅极和第一极均与所述第一输入端口相连，所述第二晶体管的栅极和第一极均与所述第二输入端口相连，所述第一晶体管的第二极和所述第二晶体管的第二极相连，所述第三晶体管的第一极和栅极均与所述第二晶体管的第二极相连，所述第三晶体管的第二极与所述驱动移位寄存单元的上拉节点相连；
所述起始移位寄存单元的输入模块包括第四晶体管，所述第四晶体管的栅极和第一极均与所述起始移位寄存单元的输入端相连，所述第四晶体管的第二极与所述起始移位寄存单元的上拉节点相连。
9.根据权利要求5所述的栅极驱动电路，其特征在于，所述上拉模块包括第五晶体管和存储电容，所述存储电容的第一端与所述移位寄存单元的上拉节点相连，所述存储电容的第二端与所述移位寄存单元的输出端相连，所述第五晶体管的栅极与所述存储电容的第一端相连，所述第五晶体管的第一极与所述第一时钟信号端相连，所述第五晶体管的第二极与所述移位寄存单元的输出端相连。
10.根据权利要求5所述的栅极驱动电路，其特征在于，所述复位模块包括第六晶体管和第七晶体管，所述第六晶体管的栅极和第七晶体管的栅极均与所述移位寄存单元的复位端相连，所述第六晶体管的第一极与所述移位寄存单元的上拉节点相连，所述第七晶体管的第一极与所述移位寄存单元的输出端相连，所述第六晶体管的第二极和第七晶体管的第二极均与所述无效信号端相连。
11.根据权利要求6所述的栅极驱动电路，其特征在于，所述下拉模块包括第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管和第十五晶体管，
所述第十三晶体管的栅极与所述第二时钟信号端相连，所述第十三晶体管的第一级与所述移位寄存单元的输入端相连，所述第十三晶体管的第二极与所述上拉节点相连；
所述第九晶体管的栅极和第一级均与所述第二时钟信号端相连，所述第九晶体管的第二极与所述第十五晶体管的栅极相连，所述第十五晶体管的第一极与所述第二时钟信号端相连；所述第十五晶体管的第二极与第十四晶体管的第一极相连；所述第十四晶体管的栅极与所述上拉节点相连，所述第十四晶体管的第二极与所述无效信号端相连；
所述第八晶体管的栅极与所述上拉节点相连，所述第八晶体管的第一极与所述第十五晶体管的栅极相连，所述第八晶体管的第二极与所述无效信号端相连；
所述第十晶体管的栅极和所述第十一晶体管的栅极均与所述第十五晶体管的第二极相连，所述第十晶体管的第一极与所述上拉节点相连，所述第十一晶体管的第一极与所述移位寄存单元的输出端相连，所述第十晶体管的第二极和所述第十一晶体管的第二极均与所述无效信号端相连；
所述第十二晶体管的栅极与所述第二时钟信号端相连，所述第十二晶体管的第一极与所述移位寄存单元的输出端相连，所述第十二晶体管的第二极与所述无效信号端相连。
12.一种显示基板，其特征在于，包括多行像素单元和权利要求1至11中任意一项所述的栅极驱动电路，所述栅极驱动电路的多级驱动移位寄存单元与多行所述像素单元一一对应。
13.一种显示装置，其特征在于，包括权利要求12所述的显示基板。