移位寄存器单元、栅极驱动电路及其驱动方法、显示装置与流程

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、栅极驱动电路及其驱动方法、显示装置。

背景技术：

显示装置，例如LCD(Liquid Crystal Display，液晶显示装置)包括相互对盒的阵列基板和彩膜基板。其中，阵列基板包括横纵交叉的多条栅线和多条数据线，每一条栅线和一条数据线交叉界定一个亚像素。在此情况下，当栅线和数据线的数目和间距决定了显示装置的固有分辨率。

随着高清技术的不断发展，为了满足高清画面的显示要求，显示装置的固有分辨率越来越高。然而，在实际显示过程中，当待显示画面的分辨率低于显示装置的固有分辨率时，如果显示装置仍然以固有分辨率进行显示，将造成不必要的显示能耗。

技术实现要素：

本发明的实施例提供一种移位寄存器单元、栅极驱动电路及其驱动方法、显示装置，能够实现多个像素分辨率的转换。

为达到上述目的，本发明的实施例采用如下技术方案：

本发明实施例的一方面，提供一种移位寄存器单元，包括上拉控制模块、上拉模块、输出宽度控制模块、下拉控制模块、第一下拉模块、第二下拉模块；所述上拉控制模块连接时钟信号端、第一信号输入端、第二信号输入端以及上拉节点；所述上拉控制模块用于在所述时钟信号端的控制下，将所述第一信号输入端和所述第二信号输入端的信号输出至所述上拉节点；所述上拉模块与所述上拉节点、第一电压端以及第一信号输出端相连接；所述上拉模块用于在所述上拉节点的控制下，将所述第一电压端的电压输出至所述第一信号输出端；所述输出宽度控制模块连接第一信号输出端、第一控制信号端、接地端以及第二信号输出端；所述输出宽度控制模块用于在所述第一控制信号端和所述接地端的控制下，截取第一信号输出端的部分信号输出至所述第二信号输出端；所述下拉控制模块与所述第一信号输入端、时钟信号端、下拉节点以及第二电压端相连接，所述下拉控制模块用于在所述第一信号输入端的控制下，将所述下拉节点的电位下拉至所述第二电压端的电压，或者用于在所述时钟信号端的控制下，将所述时钟信号端的电压输出至所述下拉节点；所述第一下拉模块与所述下拉节点、上拉节点、第一信号输出端以及第二电压端相连接；所述第一下拉模块用于在所述下拉节点的控制下分别将所述上拉节点和所述第一信号输出端的电位下拉至所述第二电压端的电位；所述第二下拉模块与第二控制信号端、第二电压端以及第二信号输出端相连接；所述第二下拉模块用于在所述第二控制信号端的控制下，将所述第二信号输出端的电位下拉至所述第二电压端的电位。

优选的，所述上拉控制模块包括：第一晶体管和第一电容；所述第一晶体管的栅极连接所述时钟信号端，第一极连接所述第一信号输入端，第二极与所述上拉节点相连接；所述第一电容的一端连接所述第二信号输入端，另一端与所述上拉节点相连接。

优选的，所述上拉模块包括：第二晶体管，所述第二晶体管的栅极连接所述上拉节点，第一极连接所述第一电压端，第二极与所述第一信号输出端相连接。

优选的，所述输出宽度控制模块包括：第三晶体管和第二电容；所述第三晶体管的栅极连接第一控制信号端，第一极连接所述第二信号输出端，第二极与所述第一信号输出端相连接；所述第二电容的一端连接所述第一信号输出端，第二极与所述接地端相连接。

优选的，所述下拉控制模块包括：第四晶体管和第五晶体管；所述第四晶体管的栅极和第一极连接所述时钟信号端，第二极与所述下拉节点相连接；所述第五晶体管的栅极连接所述第一信号输入端，第一极连接所述下拉节点，第二极与所述第二电压端相连接。

优选的，所述第一下拉模块包括：第六晶体管和第七晶体管；所述第六晶体管的栅极连接所述下拉节点，第一极连接所述上拉节点，第二极与所述第二电压端相连接；所述第七晶体管的栅极连接所述下拉节点，第一极连接所述第一信号输出端，第二极与所述第二电压端相连接。

优选的，所述第二下拉模块包括：第八晶体管，所述第八晶体管的栅极连接所述第二控制信号端，第一极连接所述第二信号输出端，第二极与所述第二电压端相连接。

本发明实施例的另一方面，提供一种栅极驱动电路，用于向栅线输出扫描信号；包括多个级联的如上所述的任意一种移位寄存器单元；第一级移位寄存器单元的第一信号输入端连接起始信号端；除了第一级移位寄存单元以外，其余移位寄存器单元的第一信号输入端连接上一级移位寄存器单元的第一信号输出端；最后一级移位寄存器单元的第二信号输入端连接所述起始信号端；除了最后一级移位寄存器单元以外，其余移位寄存器单元的第二信号输入端连接下一级移位寄存器单元的第一信号输出端；每一级移位寄存器单元的第二信号输出端与一条栅线相连接；每依次级联的十二个移位寄存器单元构成一个驱动组；所述驱动组包括依次级联的第一移位寄存器单元、第二移位寄存器单元、第三移位寄存器单元、第四移位寄存器单元、第五移位寄存器单元、第六移位寄存器单元、第七移位寄存器单元、第八移位寄存器单元、第九移位寄存器单元、第十移位寄存器单元、第十一移位寄存器单元以及第十二移位寄存器单元；所述第一移位寄存器单元的第一控制信号端和第二控制信号端分别连接第一系统时钟信号端和第七系统时钟信号端；所述第二移位寄存器单元的第一控制信号端和第二控制信号端分别连接第二系统时钟信号端和第八系统时钟信号端；所述第三移位寄存器单元的第一控制信号端和第二控制信号端分别连接第三系统时钟信号端和第九系统时钟信号端；所述第四移位寄存器单元的第一控制信号端和第二控制信号端分别连接第四系统时钟信号端和第十系统时钟信号端；所述第五移位寄存器单元的第一控制信号端和第二控制信号端分别连接第五系统时钟信号端和第十一系统时钟信号端；所述第六移位寄存器单元的第一控制信号端和第二控制信号端分别连接第六系统时钟信号端和第十二系统时钟信号端；所述第七移位寄存器单元的第一控制信号端和第二控制信号端分别连接第七系统时钟信号端和第一系统时钟信号端；所述第八移位寄存器单元的第一控制信号端和第二控制信号端分别连接第八系统时钟信号端和第二系统时钟信号端；所述第九移位寄存器单元的第一控制信号端和第二控制信号端分别连接第九系统时钟信号端和第三系统时钟信号端；所述第十移位寄存器单元的第一控制信号端和第二控制信号端分别连接第十系统时钟信号端和第四系统时钟信号端；所述第十一移位寄存器单元的第一控制信号端和第二控制信号端分别连接第十一系统时钟信号端和第五系统时钟信号端；所述第十二移位寄存器单元的第一控制信号端和第二控制信号端分别连接第十二系统时钟信号端和第六系统时钟信号端。

本发明实施例的又一方面，提供一种用于驱动如上所述的栅极驱动电路的方法，所述方法包括：与同一驱动组相连的任意两个系统时钟信号端输入的信号不同；或者，当起始信号端输出信号端的宽度为4H时，第一系统时钟信号端、第二系统时钟信号端输入相同的信号；第三系统时钟信号端、第四系统时钟信号端输入相同的信号；第五系统时钟信号端、第六系统时钟信号端输入相同的信号；第七系统时钟信号端、第八系统时钟信号端输入相同的信号；第九系统时钟信号端、第十系统时钟信号端输入相同的信号；第十一系统时钟信号端、第十二系统时钟信号端输入相同的信号；或者，当起始信号端输出信号端的宽度为8H时，第一系统时钟信号端、第二系统时钟信号端、第三系统时钟信号端、第四系统时钟信号端输入相同的信号；第五系统时钟信号端、第六系统时钟信号端、第七系统时钟信号端、第八系统时钟信号端输入相同的信号；第九系统时钟信号端、第十系统时钟信号端、第十一系统时钟信号端、第十二系统时钟信号端输入相同的信号；或者，当起始信号端输出信号端的宽度为12H时，第一系统时钟信号端、第二系统时钟信号端、第三系统时钟信号端、第四系统时钟信号端、第五系统时钟信号端、第六系统时钟信号端输入相同的信号；第七系统时钟信号端、第八系统时钟信号端、第九系统时钟信号端、第十系统时钟信号端、第十一系统时钟信号端、第十二系统时钟信号端输入相同的信号；其中，H为一图像帧的扫描时间与栅线总数量的比值。

本发明实施例的再一方面，提供一种显示装置，包括如上述偶数的栅极驱动电路。

本发明实施例提供一种移位寄存器单元、栅极驱动电路及其驱动方法、显示装置。该移位寄存器单元包括上拉控制模块、上拉模块、输出宽度控制模块、下拉控制模块、第一下拉模块、第二下拉模块。其中，上拉控制模块连接时钟信号端、第一信号输入端、第二信号输入端以及上拉节点。该上拉控制模块用于在时钟信号端的控制下，将第一信号输入端和第二信号输入端的信号输出至上拉节点。上拉模块与上拉节点、第一电压端、输出宽度控制模块以及第一信号输出端相连接。该上拉模块用于在上拉节点的控制下，将第一电压端的电压输出至第一信号输出端。输出宽度控制模块连接第一信号输出端、第一控制信号端、接地端以及第二信号输出端。该输出宽度控制模块用于在第一控制信号端和接地端的控制下，截取第一信号输出端的部分信号输出至第二信号输出端。下拉控制模块与第一信号输入端、时钟信号端、下拉节点以及第二电压端相连接，下拉控制模块用于在第一信号输入端的控制下，将下拉节点的电位下拉至第二电压端的电压，或者用于在时钟信号端的控制下，将时钟信号端的电压输出至下拉节点。第一下拉模块与下拉节点、上拉节点、第一信号输出端以及第二电压端相连接。该第一下拉模块用于在下拉节点的控制下分别将上拉节点和第一信号输出端的电位下拉至第二电压端的电位。第二下拉模块与第二控制信号端、第二电压端以及第二信号输出端相连接。该第二下拉模块用于在第二控制信号端的控制下，将第二信号输出端的电位下拉至第二电压端的电位。

由上述可知，在第一控制信号端的控制下，上述输出宽度控制模块能够截取第一信号输出端的部分信号输出至与第二信号输出端。基于此，将第二信号输出端与栅线相连时，上述截取的信号可以通过第二信号输出端输出至与该第二信号输出端相连接的栅线上，从而使得上述被截取的信号可以作为该栅线的栅极扫描信号，对该栅线进行扫描。在此情况下，当采用上述移位寄存器单元构成栅极驱动电路时，为了减小分辨率可以对输入至第一级移位寄存器单元的第一信号输入端的信号，即起始信号的宽度进行调整，以使得依次排列的多个移位寄存器的第一信号输出端输出的信号具有交叠。在此基础上，可以向依次排列的多个移位寄存器的第一控制信号端输入相同的时钟信号，从而在上述第一控制信号端的分别控制下，使得上述依次排列的多个移位寄存器的第二信号输出端均输出上述交叠部分的信号。这样一来，上述多个移位寄存器的第二信号输出端输出的信号相同，从而使得与该多个移位寄存器单元相连接的栅线同时开启，达到减小分辨率的目的。此外，上述第二控制信号端，可以在栅线无需接收栅极扫描信号时，将第一信号输出端的电位下拉至第二电压端的电位，从而可以避免在非扫描阶段出现栅线误输出的现象发生。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种移位寄存器单元的结构示意图；

图2为图1中各个模块的具体结构示意图；

图3为图2中各个信号端以及节点的信号时序图；

图4为具有如图1或图2所示的移位寄存器单元的栅极驱动电路的结构示意图；

图5为具有图4所示的栅极驱动电路显示固有分辨率时，控制信号的时序图；

图6为具有图4所示的栅极驱动电路显示固有分辨率的二分之一时的控制信号的时序图；

图7为具有图4所示的栅极驱动电路显示固有分辨率的四分之一时的控制信号的时序图；

图8为具有图4所示的栅极驱动电路显示分辨率为HD时的控制信号的时序图。

附图标记：

01-驱动组；10-上拉控制模块；20-上拉模块；30-输出宽度控制模块；40-下拉控制模块；50-第一下拉模块；60-第二下拉模块。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供一种移位寄存器单元，如图1所示，包括上拉控制模块10、上拉模块20、输出宽度控制模块30、下拉控制模块40、第一下拉模块50以及第二下拉模块60。

可选的，上拉控制模块10连接时钟信号端CK、第一信号输入端INPUT、第二信号输入端BOOT以及上拉节点PU。其中，该上拉控制模块10用于在时钟信号端CK的控制下，将第一信号输入端INPUT和第二信号输入端BOOT的信号输出至上拉节点PU。

上拉模块20与上拉节点PU、第一电压端VDD以及第一信号输出端OUT相连接。上拉模块20用于在上拉节点PU的控制下，将第一电压端VDD的电压输出至第一信号输出端OUTPUT。

输出宽度控制模块30连接第一信号输出端OUT、第一控制信号端CN1、接地端GND以及第二信号输出端OUTPUT。其中，输出宽度控制模块30用于在第一控制信号端CN1和接地端GND的控制下，截取第一信号输出端OUT的部分信号输出至第二信号输出端OUTPUT。

下拉控制模块40与第一信号输入端INPUT、时钟信号端CK、下拉节点PD以及第二电压端VSS相连接。该下拉控制模块40用于在第一信号输入端INPUT的控制下，将下拉节点PD的电位下拉至第二电压端VSS的电压。或者，该下拉控制模块40用于在时钟信号端CK的控制下，将时钟信号端CK的电压输出至下拉节点PD。

第一下拉模块50与下拉节点PD、上拉节点PU、第一信号输出端OUT以及第二电压端VSS相连接。该第一下拉模块50用于在下拉节点PD的控制下分别将上拉节点PU和第一信号输出端OUT的电位下拉至第二电压端VSS的电位。

第二下拉模块60与第二控制信号端CN2、第二电压端VSS以及第二信号输出端OUTPUT相连接。该第二下拉模块60用于在第二控制信号端CN2的控制下，将第二信号输出端OUTPUT的电位下拉至第二电压端的电位。

需要说明的是，本发明实施例中上述第一控制信号端CN1和第二控制信号端CN2输出的信号互为高低电平。此外，以下实施例均是以第一电压端VDD输入恒定的高电平，第二电压端VSS输入恒定的低电平或者接地为例进行的说明。

由上述可知，在第一控制信号端CN1的控制下，上述输出宽度控制模块30能够截取第一信号输出端OUT的部分信号输出至与第二信号输出端OUTPUT。基于此，将第二信号输出端OUTPUT与栅线相连时，上述截取的信号可以通过第二信号输出端OUTPUT输出至与该第二信号输出端OUTPUT相连接的栅线上，从而使得上述被截取的信号可以作为该栅线的栅极扫描信号，对该栅线进行扫描。在此情况下，当采用上述移位寄存器单元构成栅极驱动电路时，为了减小分辨率可以对输入至第一级移位寄存器单元的第一信号输入端INPUT的信号，即起始信号STV的宽度进行调整，以使得依次排列的多个移位寄存器的第一信号输出端INPUT输出的信号具有交叠。在此基础上，可以向依次排列的多个移位寄存器的第一控制信号端CN1输入相同的时钟信号，从而在上述第一控制信号端CN1的控制分别下，使得上述依次排列的多个移位寄存器的第二信号输出端OUTPUT均输出上述交叠部分的信号。这样一来，上述多个移位寄存器的第二信号输出端OUTPUT输出的信号相同，从而使得与该多个移位寄存器单元相连接的栅线同时开启，达到减小分辨率的目的。此外，上述第二控制信号端CN2，可以在栅线无需接收栅极扫描信号时，将第一信号输出端OUTPUT的电位下拉至第二电压端VSS的电位，从而可以避免在非扫描阶段出现栅线误输出的现象发生。

以下，对上述移位寄存器单元中的各个模块的具体结构进行详细的说明。

可选的，如图2所示，上拉控制模块10可以包括：第一晶体管M1和第一电容C1。

其中，第一晶体管M1的栅极连接时钟信号端CK，第一极连接第一信号输入端INPUT，第二极与上拉节点PU相连接。

第一电容C1的一端连接第二信号输入端BOOT，另一端与上拉节点PU相连接。

此外，上拉模块20包括第二晶体管M2，该第二晶体管M2的栅极连接上拉节点PU，第一极连接第一电压端VDD，第二极与第一信号输出端OUT相连接。

输出宽度控制模块30包括：第三晶体管M3和第二电容C2。

第三晶体管M3的栅极连接第一控制信号端CN1，第一极连接第二信号输出端OUTPUT，第二极与第一信号输出端OUT相连接。

第二电容C2的一端连接第一信号输出端OUT，第二极与接地端GND相连接。

下拉控制模块40包括：第四晶体管N4和第五晶体管M5。

其中，第四晶体管M4的栅极和第一极连接时钟信号端CK，第二极与下拉节点PD相连接。

第五晶体管M5的栅极连接第一信号输入端INPUT，第一极连接下拉节点PD，第二极与第二电压端VSS相连接。

第一下拉模块50包括：第六晶体管M6和第七晶体管M7；

第六晶体管M6的栅极连接下拉节点PD，第一极连接上拉节点PU，第二极与第二电压端VSS相连接。

第七晶体管M7的栅极连接下拉节点PD，第一极连接第一信号输出端OUT，第二极与第二电压端VSS相连接。

第二下拉模块60包括第八晶体管M8，第八晶体管M8的栅极连接第二控制信号端CN2，第一极连接第二信号输出端OUTPUT，第二极与第二电压端VSS相连接。

需要说明的是，本发明对上述晶体管的类型不做限定，可以均为N型晶体管或者均为P型晶体管。此外，上述晶体管的第一极可以为源极，第二极为漏极；或者，第一极为漏极，第二极为源极。

以下，以上述晶体管均为N型晶体管为例，结合图3所示的信号时序图对如图2所示的移位寄存器单元在一图像帧内的驱动方法进行详细的说明。

如图3所示，在一图像帧的第一阶段P1，CK＝0，INPUT＝1，BOOT＝0，CN1＝1，CN2＝0，OUT＝0，OUTPUT＝0；其中“0”表示低电平，“1”表示高电平。

在此情况下，时钟信号端CK输入低电平，第一晶体管M1和第四晶体管M4截止。第二信号输入端BOOT输入低电平。此时，上拉节点PU为低电平，第二晶体管M2截止，第一信号输出端OUT输出低电平。在此情况下，第一控制信号端CN1输入高电平，第三晶体管M3导通，通过该第三晶体管M3截取到的第一信号输出端OUT输出的部分信号为低电平，且该低电平通过第二信号输出端OUTPUT输出。由上述可知，在第一阶段P1，第一信号输出端OUT和第二信号输出端OUTPUT均输出低电平，该移位寄存器单元不会向与其相连接的栅线输出栅极扫描信号，因此该移位寄存器单元处于非输出阶段。

此外，第一信号输入端INPUT输入的高电平，第五晶体管M5导通，下拉节点PD的电位通过第五晶体管M5被下拉至第二电压端VSS的电位。此时，第六晶体管M6和第七晶体管M7截止。第二控制信号端CN2输入低电平，第八晶体管M8截止。

在一图像帧的第二阶段P2，CK＝1，INPUT＝1，BOOT＝0，CN1＝0，CN2＝1，OUT＝1，OUTPUT＝0。

在此情况下，时钟信号端CK输入高电平，第一晶体管M1和第四晶体管M4导通。第一信号输入端INPUT输入高电平，第五晶体管M5导通。此时，第一信号输入端INPUT输入的高电平通过第一晶体管M1输出至上拉节点PU，在该上拉节点PU的控制下，第二晶体管M2导通，以将第一电压端VDD输入的高电平通过该第二晶体管M2输出至第一信号输出端OUT。基于此，由于第一控制信号端CN1输入低电平，因此第三晶体管M3截止，从而在该阶段不会截取第一信号输出端OUT的部分信号通过第二信号输出端OUTPUT输出，因此该移位寄存器单元处于非输出阶段。

在此基础上，第二控制信号端CN2输入高电平，从而将第八晶体管M8导通，通过该第八晶体管M8将第二信号输出端OUTPUT的电位下拉至第二电压端VSS的低电平，从而能够避免第二信号输出端OUTPUT在该移位寄存器单元的非输出阶段，出现误输出栅极扫描信号的现象发生。

此外，第四晶体管M4导通，从而将时钟信号端CK输入的高电平输出至下拉节点PD。但是由于第五晶体管M5导通，因此又将下拉节点PD的电位下拉至第二电压端VSS的低电平。在此情况下，第六晶体管M6和第七晶体管M7截止。

在一图像帧的第三阶段P3，CK＝0，INPUT＝1，BOOT＝1，CN1＝0，CN2＝1，OUT＝1，OUTPUT＝0。

在此基础上，时钟信号端CK输入低电平，第一晶体管M1和第四晶体管M4截止。第二信号输入端BOOT输入高电平，并在第一电容C1的自耦作用下，使得上拉节点PU的电位进一步提高。第二晶体管M2导通，第一电压端VDD的高电平输出至第一信号输出端OUT。但是由于该阶段第一控制信号端CN1仍然为低电平，且第二控制信号端CN2仍然为高电平，因此第二信号输出端OUTPUT的电位被下拉至第二电压端VSS的低电平。该阶段移位寄存器单元仍然处于非扫描阶段。

此外，同第一阶段P1，第五晶体管M5导通，下拉节点PD的电位被下拉至第二电压端VSS的电位。第六晶体管M6、第七晶体管M7以及第八晶体管M8截止。

在一图像帧的第四阶段P4，CK＝1，INPUT＝1，BOOT＝1，CN1＝1，CN2＝0，OUT＝1，OUTPUT＝1。

在此情况下，同第二阶段P2，第一晶体管M1导通，第一信号输入端INPUT的高电平输出至上拉节点PU，此时由于第二信号输入端BOOT也输入高电平，因此上拉节点PU的电位进一步提高。此时，第二晶体管M2导通，第一电压端VDD的高电平输出至第一信号输出端OUT。基于此，由于该阶段第一控制信号端CN1输入高电平，因此第三晶体管M3导通，从而可以截取第一信号输出端OUT在第四阶段P4的信号输出至第二信号输出端OUTPUT，从而使得第二信号输出端OUTPUT输出高电平，以对与该第二信号输出端OUTPUT相连接的栅线进行扫描。其中，第二电容C2，可以使得从第一信号输出端OUT截取到的信号能够持续输出至第二信号输出端OUTPUT。

综上所述，该阶段第二信号输出端OUTPUT输出栅极扫描信号，因此第四阶段为该移位寄存器单元的扫描阶段。

在此基础上，第二控制信号端CN2输入低电平，第八晶体管M8截止。此外，同第二阶段P2，第四晶体管M4、第五晶体管M5导通，下拉节点PD的电位下拉至第二电压端VSS的低电平。第六晶体管M6和第七晶体管M7截止。

在一图像帧的第五阶段P5，CK＝0，INPUT＝0，BOOT＝1，CN1＝1，CN2＝0，OUT＝1，OUTPUT＝1。

在此情况下，同第三阶段P3，第一晶体管M1和第四晶体管M4截止。由于第二信号输入端BOOT输入高电平，因此上拉节点PU保持高电平。此时，第二晶体管M2导通，第一信号输出端OUT输出高电平。且第一控制信号端CN1控制第三晶体管M3导通。因此仍然可以截取第一信号输出端OUT在该第五阶段P5的信号输出至第二信号输出端OUTPUT，从而使得第二信号输出端OUTPUT输出高电平，以对与该第二信号输出端OUTPUT相连接的栅线进行扫描。该阶段第二信号输出端OUTPUT输出栅极扫描信号，因此第五阶段为该移位寄存器单元的扫描阶段。

此外，第五晶体管M5、第六晶体管M6、第七晶体管M7以及第八晶体管M8均截止。

在一图像帧的第六阶段P6，CK＝1，INPUT＝0，BOOT＝1，CN1＝0，CN2＝1，OUT＝0，OUTPUT＝0。

在此情况下，第一晶体管M1和第四晶体管M4导通，第五晶体管M5截止。时钟信号端CK输入的高电平通过第四晶体管M4输出至下拉节点PD。在下拉节点PD的控制下，第六晶体管M6导通，将上拉节点PU的电位下拉至第二电压端VSS的低电平。此外，第七晶体管M7导通，将第一信号输出端OUT的电位拉至第二电压端VSS的低电平。此时，第二信号输出端OUTPUT也输出低电平，因此该阶段为移位寄存器单元的非扫描阶段。

在一图像帧的第七阶段P7，CK＝0，INPUT＝0，BOOT＝0，CN1＝0，CN2＝1，OUT＝0，OUTPUT＝0。

在此情况下，第二信号输入端BOOT输入低电平，因此上拉节点PU为低电平，第二晶体管M2截止。第一信号输出端OUT保持低电平输出，第二信号输出端OUTPUT输出低电平。

需要说明的是，在下一图像帧之前，即上述第一信号输入端INPUT再次输出高电平之前，第一信号输出端OUT和第二信号输出端OUTPUT一直输出低电平。

综上所述，该移位寄存器单元的第一信号输出端OUT在一图像帧内的第二阶段P2至第五阶段P5输出高电平。而在第一控制信号端CN1的控制下，可以将第一信号输出端OUT在第四阶段P4和第五阶段P5的高电平截取，并通过第二信号输出端OUTPUT输出至与该移位寄存器单元相连接的栅线，从而对栅线进行扫描。

基于上述描述，本发明实施例提供一种栅极驱动电路，用于向栅线输出扫描信号。该栅极驱动电路如图4所示，包括多个级联的如上所述的任意一种移位寄存器单元(SR1、SR2、SR3...SR12...)。

其中，第一级移位寄存器单元SR1的第一信号输入端INPUT连接起始信号端STV。

除了第一级移位寄存单元SR1以外，其余移位寄存器单元的第一信号输入端INPUT连接上一级移位寄存器单元的第一信号输出端OUT。

最后一级移位寄存器单元的第二信号输入端BOOT连接起始信号端STV。

除了最后一级移位寄存器单元以外，其余移位寄存器单元的第二信号输入端BOOT连接下一级移位寄存器单元的第一信号输出端OUT。且每一级移位寄存器单元的第二信号输出端OUTPUT与一条栅线(G1、G2、G3...G12...)相连接。

此外，每依次级联的十二个移位寄存器单元构成一个驱动组01。

其中，该驱动组01包括依次级联的第一移位寄存器单元、第二移位寄存器单元、第三移位寄存器单元、第四移位寄存器单元、第五移位寄存器单元、第六移位寄存器单元、第七移位寄存器单元、第八移位寄存器单元、第九移位寄存器单元、第十移位寄存器单元、第十一移位寄存器单元以及第十二移位寄存器单元。

以由第一级移位寄存器单元SR1至第十二极移位寄存器单元SR12构成的驱动组01为例，上述第一移位寄存器单元为第一级移位寄存器单元SR1，第二移位寄存器单元为第二级移位寄存器单元SR2，第三移位寄存器单元为第三级移位寄存器单元SR3，第四移位寄存器单元为第四级移位寄存器单元SR4，第五移位寄存器单元为第五级移位寄存器单元SR5，第六移位寄存器单元为第六级移位寄存器单元SR6，第七移位寄存器单元为第七级移位寄存器单元SR7，第八移位寄存器单元为第八级移位寄存器单元SR8，第九移位寄存器单元为第九级移位寄存器单元SR9，第十移位寄存器单元为第十级移位寄存器单元SR10，第十一移位寄存器单元为第十一级移位寄存器单元SR11，第十二移位寄存器单元为第十二级移位寄存器单元SR12。

在此情况下，第一移位寄存器单元SR1的第一控制信号端CN1和第二控制信号端CN2分别连接第一系统时钟信号端CLK1和第七系统时钟信号端CLK7。

第二移位寄存器单元SR2的第一控制信号端CN1和第二控制信号端CN2分别连接第二系统时钟信号端CLK2和第八系统时钟信号端CLK8。

第三移位寄存器单元SR3的第一控制信号端CN1和第二控制信号端CN2分别连接第三系统时钟信号端CLK3和第九系统时钟信号端CLK9。

第四移位寄存器单元SR4的第一控制信号端CN1和第二控制信号端CN2分别连接第四系统时钟信号端CLK4和第十系统时钟信号端CLK10。

第五移位寄存器单元SR5的第一控制信号端CN1和第二控制信号端CN2分别连接第五系统时钟信号端CLK5和第十一系统时钟信号端CLK11。

第六移位寄存器单元SR6的第一控制信号端CN1和第二控制信号端CN2分别连接第六系统时钟信号端CLK6和第十二系统时钟信号端CLK12。

第七移位寄存器单元SR7的第一控制信号端CN1和第二控制信号端CN2分别连接第七系统时钟信号端CLK7和第一系统时钟信号端CLK1。

第八移位寄存器单元SR8的第一控制信号端CN1和第二控制信号端CN2分别连接第八系统时钟信号端CLK8和第二系统时钟信号端CLK2。

第九移位寄存器单元SR9的第一控制信号端CN1和第二控制信号端CN2分别连接第九系统时钟信号端CLK9和第三系统时钟信号端CLK3。

第十移位寄存器单元SR10的第一控制信号端CN1和第二控制信号端CN2分别连接第十系统时钟信号端CLK10和第四系统时钟信号端CLK4。

第十一移位寄存器单元SR11的第一控制信号端CN1和第二控制信号端CN2分别连接第十一系统时钟信号端CLK11和第五系统时钟信号端CLK5。

第十二移位寄存器单元SR12的第一控制信号端CN1和第二控制信号端CN2分别连接第十二系统时钟信号端CLK12和第六系统时钟信号端CLK6。

在此情况下，可以对向一个驱动组01中的第一个移位寄存器单元，例如第一级移位寄存器单元SR1的第一信号输入端INPUT输入的起始信号STV的宽度进行调节，从而使得位于一个驱动组01内的多个移位寄存器单元的第一信号输出端OUT输出的信号具有重叠部分。

基于此，当上述多个移位寄存器单元的第一控制信号端CN1输入的信号相同时，可以截取上述重叠部通过各个移位寄存器单元的第二信号输出端OUTPUT输出，从而使得与上述多个移位寄存器单元相连接的栅线接收到的扫描信号相同，以同时开启，进而达到减小分辨的目的。

以下以具有上述栅极驱动电路的显示装置的固有分辨率为8K为例，对在待显示画面的分辨率小于或等于该显示装置的固有分辨率的情况下，对驱动上述栅极驱动电路的方法进行详细的举例说明。

例如，当上述显示装置采用固有分辨率8进行显示时，上述驱动该栅极驱动电路的方法包括，如图5所示，与同一驱动组01相连的任意两个系统时钟信号端输入的信号不同。即第一系统时钟信号端CLK1至第十二系统时钟信号端CLK12中的任意两个系统时钟信号端输入的信号不同。如图5所示，第一系统时钟信号端CLK1至第十二系统时钟信号端CLK12输出的信号依次具有一定的相位差。

这样一来，每一个移位寄存器单元的第一控制信号端CN1可以一直输出高电平，从而使得每个移位寄存器单元的第二信号输出端OUTPUT和第一信号输出端OUT输出的信号相同。由于依次排列的多个移位寄存器单元第一信号输出端OUT输出的信号依次具有上述相位差，因此上述依次排列的多个移位寄存器单元第二信号输出端OUTPUT输出的信号也具有该相位差，从而可以对所有栅线进行逐行扫描。

需要说明的是，该相位差可以根据用户的需要进行设定，例如图5中，当起始信号端STV的高电平持续时间为4H时，相邻两个系统时钟信号端输出的信号相差的时间可以为1H。其中，H可以为一行像素的扫描时间，即一图像帧的扫描时间与栅线总数量的比值。

此外，上述第一系统时钟信号端CLK1至第十二系统时钟信号端CLK12输入的信号为高低电平依次交叠的方波信号。附图中为了更清楚的体现出不同系统时钟信号端输出的信号相同或具有相位差，仅在信号中画出的部分方波，其余方波省略。

或者，又例如，当该显示装置显示的分辨率从8K转换至4K时，上述驱动该栅极驱动电路的方法包括：对起始信号端STV输出信号端的宽度进行调节，如图6所示，起始信号端STV输出信号端的宽度为4H，此时，与依次相邻的两行栅线相连接的移位寄存器单元的第一信号输出端OUT输出的信号具有交叠部分。

例如第一移位寄存器单元SR1的第一信号输出端OUT1与第一移位寄存器单元SR2的第一信号输出端OUT2输出的信号具有交叠部分；第三移位寄存器单元SR3的第一信号输出端OUT3与第四移位寄存器单元SR4的第一信号输出端OUT4输出的信号具有交叠部分。该驱动组01中其余的或其余驱动组01中的依次相邻的移位寄存器单元的第一信号输出端OUT输出的信号同上所述，在此不再一一赘述。

在此情况下，第一系统时钟信号端CLK1、第二系统时钟信号端CLK2输入相同的信号；第三系统时钟信号端CLK3、第四系统时钟信号端CLK4输入相同的信号；第五系统时钟信号端CLK5、第六系统时钟信号端CLK6输入相同的信号；第七系统时钟信号端CLK7、第八系统时钟信号端CLK8输入相同的信号；第九系统时钟信号端CLK9、第十系统时钟信号端CLK10输入相同的信号；第十一系统时钟信号端CLK11、第十二系统时钟信号端CLK12输入相同的信号。

从而使得位于同一驱动组01中依次相邻的两个移位寄存器单元的第一控制信号端CN1输入的信号相同。例如，第一移位寄存器单元SR1和第二移位寄存器单元SR2的第一控制信号端CN1输入的信号相同；第三移位寄存器单元SR3和第四移位寄存器单元SR4的第一控制信号端CN1输入的信号相同。该驱动组01中其余的或其余驱动组01中的依次相邻的两个移位寄存器单元的第一控制信号端CN1输入的信号同上所述，在此不再一一赘述。

在此情况下，通过上述第一控制信号端CN1可以将交叠部分进行截取，并通过各个移位寄存器单元的第二信号输出端OUTPUT输出，从而使得位于同一驱动组01中依次相邻的两个移位寄存器单元的第二信号输出端OUTPUT输入的信号相同。例如，第一移位寄存器单元SR1的第二信号输出端OUTPUT1和第二移位寄存器单元SR2的第二信号输出端OUTPUT2输入的信号相同；第三移位寄存器单元SR3的第二信号输出端OUTPUT3和第四移位寄存器单元SR4的第二信号输出端OUTPUT4输入的信号相同。其余依次相邻的两个移位寄存器单元的第二信号输出端OUTPUT输入的信号同上所述，在此不再一一赘述。

基于此，以与栅线(G1-G12)相连接的驱动组01为例，栅线G1和G2同时接收到栅极扫描信号；G3和G4同时接收到栅极扫描信号；G5和G6同时接收到栅极扫描信号；G7和G8同时接收到栅极扫描信号；G9和G10同时接收到栅极扫描信号；G11和G12同时接收到栅极扫描信号。同理，对于整个阵列基板而言，当采用正向扫描时，从上至下依次排列的两行亚像素被同时开启，此时，该两行亚像素中位于同一列的两个亚像素接收到的数据信号相同，显示相同的灰阶。这样一来，具有上述栅极驱动电路的显示装置显示的分辨率为固有分辨率8K的二分之一即4K。

或者，又例如，为了进一步减小分辨率，当该显示装置显示的分辨率从4K转换至2K时，上述驱动该栅极驱动电路的方法包括：对起始信号端STV输出信号端的宽度进行调节，如图7所示，起始信号端STV输出信号端的宽度为8H，此时，与依次相邻的四行栅线相连接的移位寄存器单元的第一信号输出端OUT输出的信号具有交叠部分。

例如第一移位寄存器单元SR1的第一信号输出端OUT1、第一移位寄存器单元SR2的第一信号输出端OUT2、第三移位寄存器单元SR3的第一信号输出端OUT3以及第四移位寄存器单元SR4的第一信号输出端OUT4输出的信号具有交叠部分。第五移位寄存器单元SR5的第一信号输出端OUT5、第六移位寄存器单元SR6的第一信号输出端OUT6、第七移位寄存器单元SR7的第一信号输出端OUT7以及第八移位寄存器单元SR8的第一信号输出端OUT8输出的信号具有交叠部分。该驱动组01中其余的或其余驱动组01中的依次相邻的移位寄存器单元的第一信号输出端OUT输出的信号同上所述，在此不再一一赘述。

在此情况下，第一系统时钟信号端CLK1、第二系统时钟信号端CLK2、第三系统时钟信号端CLK3、第四系统时钟信号端CLK4输入相同的信号；第五系统时钟信号端CLK5、第六系统时钟信号端CLK6、第七系统时钟信号端CLK7、第八系统时钟信号端CLK8输入相同的信号；第九系统时钟信号端CLK9、第十系统时钟信号端CLK10、第十一系统时钟信号端CLK11、第十二系统时钟信号端CLK12输入相同的信号。

在此情况下，通过上述第一控制信号端CN1可以将交叠部分进行截取，并通过各个移位寄存器单元的第二信号输出端OUTPUT输出，从而使得位于同一驱动组01中依次相邻的四个移位寄存器单元的第二信号输出端OUTPUT输入的信号相同。例如，第一移位寄存器单元SR1的第二信号输出端OUTPUT1、第二移位寄存器单元SR2的第二信号输出端OUTPUT2、第三移位寄存器单元SR3的第二信号输出端OUTPUT3以及第四移位寄存器单元SR4的第二信号输出端OUTPUT4输入的信号相同。第五移位寄存器单元SR5的第二信号输出端OUTPUT5、第六移位寄存器单元SR6的第二信号输出端OUTPUT6、第七移位寄存器单元SR7的第二信号输出端OUTPUT7以及第八移位寄存器单元SR8的第二信号输出端OUTPUT8输入的信号相同。该驱动组01中其余的或其余驱动组01中的依次相邻的四个移位寄存器单元的第二信号输出端OUTPUT输入的信号同上所述，在此不再一一赘述。

在此情况下，以与栅线(G1-G12)相连接的驱动组01为例，栅线G1、G2、G3和G4同时接收到栅极扫描信号；G5、G6、G7和G8同时接收到栅极扫描信号；G9、G10、G11和G12同时接收到栅极扫描信号。同理，对于整个阵列基板而言，当采用正向扫描时，从上至下依次排列的四行亚像素被同时开启，此时，该四行亚像素中位于同一列的四个亚像素接收到的数据信号相同，显示相同的灰阶。这样一来，具有上述栅极驱动电路的显示装置显示的分辨率为固有分辨率8K的四分之一即2K。

或者，再例如，为了更进一步减小分辨率，当该显示装置显示的分辨率从2K转换至HD时，上述驱动该栅极驱动电路的方法包括：对起始信号端STV输出信号端的宽度进行调节，如图8所示，起始信号端STV输出信号端的宽度为12H，此时，与依次相邻的六行栅线相连接的移位寄存器单元的第一信号输出端OUT输出的信号具有交叠部分。

例如第一移位寄存器单元SR1的第一信号输出端OUT1、第一移位寄存器单元SR2的第一信号输出端OUT2、第三移位寄存器单元SR3的第一信号输出端OUT3、第四移位寄存器单元SR4、第五移位寄存器单元SR5的第一信号输出端OUT5以及第六移位寄存器单元SR6的第一信号输出端OUT6输出的信号具有交叠部分。第七移位寄存器单元SR7的第一信号输出端OUT7、第八移位寄存器单元SR8的第一信号输出端OUT8、第九移位寄存器单元SR9的第一信号输出端OUT9、第十移位寄存器单元SR10的第一信号输出端OUT10、第十一移位寄存器单元SR11的第一信号输出端OUT11以及第十二移位寄存器单元SR12的第一信号输出端OUT12输出的信号具有交叠部分。其余驱动组01中依次相邻的移位寄存器单元的第一信号输出端OUT输出的信号同上所述，在此不再一一赘述。

在此情况下，第一系统时钟信号端CLK1、第二系统时钟信号端CLK2、第三系统时钟信号端CLK3、第四系统时钟信号端CLK4、第五系统时钟信号端CLK5以及第六系统时钟信号端CLK6输入相同的信号；第七系统时钟信号端CLK7、第八系统时钟信号端CLK8、第九系统时钟信号端CLK9、第十系统时钟信号端CLK10、第十一系统时钟信号端CLK11、第十二系统时钟信号端CLK12输入相同的信号。

在此情况下，通过上述第一控制信号端CN1可以将交叠部分进行截取，并通过各个移位寄存器单元的第二信号输出端OUTPUT输出，从而使得位于同一驱动组01中依次相邻的六个移位寄存器单元的第二信号输出端OUTPUT输入的信号相同。例如，第一移位寄存器单元SR1的第二信号输出端OUTPUT1、第二移位寄存器单元SR2的第二信号输出端OUTPUT2、第三移位寄存器单元SR3的第二信号输出端OUTPUT3、第四移位寄存器单元SR4的第二信号输出端OUTPUT4、第五移位寄存器单元SR5的第二信号输出端OUTPUT5以及第六移位寄存器单元SR6的第二信号输出端OUTPUT6输入的信号相同。第七移位寄存器单元SR7的第二信号输出端OUTPUT7、第八移位寄存器单元SR8的第二信号输出端OUTPUT8、第九移位寄存器单元SR9的第二信号输出端OUTPUT9、第十移位寄存器单元SR10的第二信号输出端OUTPUT10、第十一移位寄存器单元SR11的第二信号输出端OUTPUT11以及第十二移位寄存器单元SR12的第二信号输出端OUTPUT12输入的信号相同。其余驱动组01中依次相邻的四个移位寄存器单元的第二信号输出端OUTPUT输入的信号同上所述，在此不再一一赘述。

在此情况下，以与栅线(G1-G12)相连接的驱动组01为例，栅线G1、G2、G3、G4、G5和G6同时接收到栅极扫描信号；G7、G8、G9、G10、G11和G12同时接收到栅极扫描信号。同理，对于整个阵列基板而言，当采用正向扫描时，从上至下依次排列的六行亚像素被同时开启，此时，该六行亚像素中位于同一列的六个亚像素接收到的数据信号相同，显示相同的灰阶。这样一来，具有上述栅极驱动电路的显示装置显示的分辨率为HD。

本发明实施例提供一种显示装置，包括如上所述的栅极驱动电路。该显示装置具有与前述实施例提供的栅极驱动电路相同的结构和有益效果。由于前述实施例对栅极驱动电路的结构和有益效果进行了详细的描述，此处不再赘述。

需要说明的是，在本发明实施例中，显示装置具体至少可以包括液晶显示装置和有机发光二极管显示装置，例如该显示装置可以为液晶显示器、液晶电视、数码相框、手机或平板电脑等任何具有显示功能的产品或者部件。

本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。