本发明涉及液晶显示领域，具体涉及一种像素驱动电路及液晶显示电路。
背景技术：
随着中小尺寸电子显示行业日新月异的发展，人们对中小尺寸lcd液晶显示屏的分辨率等品质要求也越来高。显示品质的提高与显示数据的传输速率和信号的完整性都有着密不可分的联系。如图1所示：这是目前中小尺寸lcd显示屏较常用的一种1:3的信号驱动架构，图2是此驱动架构对应的一种rgb-rgb的demux驱动时序，这种驱动时序的缺点是：mux开启的频率较高从而导致mux电路的功耗较大。而对于像手机这种小尺寸的显示屏，功耗大会是其致命的瓶颈之一，因此业内研发人员又提出了图3所示的rgb-bgr的demux驱动时序，如图3所示，这种驱动时序会将muxr和muxb的开启频率降低一半，从而大大降低了lcd显示屏的功耗。
但这种驱动时序又引出了另一个问题：如图4所示，对于r的数据，由于电容的耦合作用，它的电位会有两次drop，第一次是在muxr关闭时被拉低△v1，第二次是在gate关闭时再次被拉低△v2，g此时也一样；但对于b的数据，在第一行里却只有一次drop，即只有当gate关闭时才会被拉低△v2。综上，r\g与b在显示的过程中数据电压产生的压降不同，以致于最后施加在r\g亚像素和b亚像素上的压差不一样，显示的效果就是同一灰阶时，r\g亚像素和b亚像素具有不同的显示亮度，最终后果就是人眼看起来画面会有色偏。
因此，现有技术存在缺陷，急需改进。
技术实现要素：
本发明实施例的目的是提供一种像素驱动电路及液晶显示电路，具有降低色偏、提高显示质量的有益效果。
本发明实施例提供了一种像素驱动电路，用于驱动像素结构，该像素结构包括多个像素单元，每一像素单元包括三个亚像素单元：红亚像素单元、绿亚像素单元以及蓝亚像素单元，该像素驱动电路包括：
多条数据线，其输入端接入数据信号；
多个选通单元，每一选通单元具有一数据输入端、第一输出端、第二输出端以及第三输出端，该数据输入端分别与一条数据线的输出端连接，第一输出端与对应像素单元的红亚像素单元连接，第二输出端与对应像素单元的绿亚像素单元连接，第三输出端与对应像素单元的蓝亚像素单元连接；
多条扫描线，每一条扫描线分别与至少一个像素单元的每一亚像素单元连接；
多个变压单元，每一变压单元的输入端接入扫描信号，输出端与一扫描线连接；每一变压单元具有调压状态和直通状态；
当所述第一输出端输出的信号由高电平切换为低电平时或者第二输出端的信号由高电平切换为低电平时，所述变压单元切换调压状态并保持第一预设时长，在调压状态下变压单元将输出给亚像素单元的扫描信号由高电平切换为低电平，所述变压单元在处于调压状态第一预设时长后切换回直通状态。
在本发明所述的像素驱动电路中，所述变压单元为一个具有两个输入端的门电路，该门电路的一个输入端接入扫描信号，所述门电路的另一个输入端接入一方波信号，所述门电路的输出端与扫描线连接。
在本发明所述的像素驱动电路中，所述门电路为与门，所述方波信号在调压状态下处于低电平状态，在直通状态下处于高电平状态。
在本发明所述的像素驱动电路中，所述选通单元包括第一薄膜晶体管、第二薄膜晶体管以及第三薄膜晶体管；所述第一薄膜晶体管的输入端、所述第二薄膜晶体管的输入端以及所述第三薄膜晶体管的输入端连接并与一所述数据线连接，所述第一薄膜晶体管的输出端与对应像素单元的红亚像素单元连接，所述第二薄膜晶体管的输出端与对应像素单元的绿亚像素单元连接，所述第三薄膜晶体管的输出端与对应像素单元的蓝亚像素单元连接。
在本发明所述的像素驱动电路中，还包括一选通控制器，所述选通控制器分别与所述第一薄膜晶体管、第二薄膜晶体管以及第三薄膜晶体管的栅极连接。
在本发明所述的像素驱动电路中，所述第一薄膜晶体管、第二薄膜晶体管以及第三薄膜晶体管均为nmos管。
一种液晶显示电路，包括像素驱动电路以及像素结构，该像素结构包括多个像素单元，每一像素单元包括三个亚像素单元：红亚像素单元、绿亚像素单元以及蓝亚像素单元，该像素驱动电路包括：
多条数据线，其输入端接入数据信号；
多个选通单元，每一选通单元具有一数据输入端、第一输出端、第二输出端以及第三输出端，该数据输入端分别与一条数据线的输出端连接，第一输出端与对应像素单元的红亚像素单元连接，第二输出端与对应像素单元的绿亚像素单元连接，第三输出端与对应像素单元的蓝亚像素单元连接；
多条扫描线，每一条扫描线分别与至少一个像素单元的每一亚像素单元连接；
多个变压单元，每一变压单元的输入端接入扫描信号，输出端与一扫描线连接；每一变压单元具有调压状态和直通状态；
当所述第一输出端输出的信号由高电平切换为低电平时或者第二输出端的信号由高电平切换为低电平时，所述变压单元切换调压状态并保持第一预设时长，在调压状态下变压单元将输出给亚像素单元的扫描信号由高电平切换为低电平，所述变压单元在处于调压状态第一预设时长后切换回直通状态。
在本发明所述的液晶显示电路中，所述变压单元为一个具有两个输入端的门电路，该门电路的一个输入端接入扫描信号，所述门电路的另一个输入端接入一方波信号，所述门电路的输出端与扫描线连接。
在本发明所述的液晶显示电路中，所述门电路为与门，所述方波信号在调压状态下处于低电平状态，在直通状态下处于高电平状态。
在本发明所述的液晶显示电路中，所述选通单元包括第一薄膜晶体管、第二薄膜晶体管以及第三薄膜晶体管；所述第一薄膜晶体管的输入端、所述第二薄膜晶体管的输入端以及所述第三薄膜晶体管的输入端连接并与一所述数据线连接，所述第一薄膜晶体管的输出端与对应像素单元的红亚像素单元连接，所述第二薄膜晶体管的输出端与对应像素单元的绿亚像素单元连接，所述第三薄膜晶体管的输出端与对应像素单元的蓝亚像素单元连接。
本发明提供的像素驱动电路使得红/绿/蓝亚像素单元(r/g/b亚像素单元)在充电时能够具有相同的压降，以保证所有亚像素显示的灰阶一致，从而避免出现因电压不致而造成的显示的色偏。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中的的像素驱动电路的结构图。
图2为现有技术中的的像素驱动电路的一种驱动时序图。
图3为现有技术中的的像素驱动电路的另一种驱动时序图。
图4为现有技术中的像素驱动电路的另一种驱动时序及像素单元压降图。
图5为本发明一些实施例中的像素驱动电路的结构图。
图6为本发明一些实施例中的像素驱动电路的驱动时序及像素单元压降图。
图7为本发明一些实施例中的液晶显示电路的结构图。
具体实施方式
下面详细描述本发明的实施方式，所述实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
请参阅图1，图1是本发明一些实施例中的像素驱动电路的结构图。该像素驱动电路用于驱动像素结构。其中。该像素结构包括多个呈矩阵排布像素单元，每一像素单元包括三个亚像素单元：红亚像素单元、绿亚像素单元以及蓝亚像素单元。
其中，该像素驱动电路包括多个变压单元10、多条数据线s、多个选通单元20、多条扫描线gate(m)。
其中，该每一数据线s的输入端均接入数据信号。
其中，该每一选通单元20具有一数据输入端、第一输出端、第二输出端以及第三输出端，该数据输入端分别与一条数据线s的输出端连接，第一输出端与对应像素单元的红亚像素单元连接，第二输出端与对应像素单元的绿亚像素单元连接，第三输出端与对应像素单元的蓝亚像素单元连接。
其中，该每一条扫描线gate(m)分别与至少一个像素单元的每一亚像素单元连接。
其中，该每一变压单元10的输入端接入扫描信号，输出端与一扫描线连接。该每一变压单元10用于对扫描信号进行处理，而后将处理后的扫描信号传递给扫描线gate(m)。
该每一变压单元10具有调压状态和直通状态，其中，当该选通单元20的第一输出端输出的信号由高电平切换为低电平时或者选通单元20的第二输出端的信号由高电平切换为低电平时，该变压单元10切换调压状态并保持调压状态第一预设时长。该变压单元10在调压状态下时，将由输入端接入的扫描信号由高电平切换为低电平，然后将切换后的扫描信号传递给扫描线gate(m)。该变压单元10在在调压状态持续第一预设时长后切换回直通状态。直通状态下，该变压单元10不对由输入端接入的扫描信号进行处理，直接传输给扫描线，也即是，输入端输入高电平，则传递给扫描线的就是高电平，输入端输入的是低电平，传递给扫描线的就是低电平。
在一些实施例中，该变压单元10可以采用门电路来实现，例如，该变压单元10为一个具有两个输入端的与门。该与门的一个输入端接入时钟信号ckm也即是未经该变压单元10处理的扫描信号，由扫描驱动器提供。该与门的另一个输入端接入一方波信号，该与门的输出端与扫描线gate(m)连接。其中，该方波信号在该变压单元处于调压状态下时处于低电平，在该变压单元处于直通状态下时处于高电平。
当然，可以理解地，变压单元10还可以采用其他门电路来实现，只要控制好其另一输入端输入的信号的波形即可。
在一些实施例中，选通单元20包括第一薄膜晶体管t1、第二薄膜晶体管t2以及第三薄膜晶体管t3。
其中，该第一薄膜晶体管t1的输入端、该第二薄膜晶体管t2的输入端以及该第三薄膜晶体管t3的输入端连接并与一数据线s连接，该第一薄膜晶体管t1的输出端与对应像素单元的红亚像素单元连接。该第二薄膜晶体管t2的输出端与对应像素单元的绿亚像素单元连接。该第三薄膜晶体管t3的输出端与对应像素单元的蓝亚像素单元连接。
在一些实施例中，该像素驱动电路还包括一选通控制器，该选通控制器分别与所述第一薄膜晶体管t1、第二薄膜晶体管t2以及第三薄膜晶体管t3的栅极连接。其用于控制该第一薄膜晶体管t1、第二薄膜晶体管t2以及第三薄膜晶体管t3的导通截止情况，其中，当其中一个薄膜晶体管导通时，另外两个薄膜晶体管处于截止状态。
其中，请参照图6，图6是本发明提供的像素驱动电路的驱动时序图，其中，每次作与运算的时机由驱动芯片内的tcon去控制，以保证在muxr和muxg的下降沿时，也即是第一输出端输出的信号由高电平切换为低电平时或者选通单元20的第二输出端的信号由高电平切换为低电平时，扫描线gate(m)输出的扫描信号同时也处于低电平的状态。这样由于选通单元的对应输出端和扫描信号同为低电平，就不会因电容耦合的作用而产生数据电平的压降△v1，从面保证红/绿/蓝亚像素单元的数据电平都具有相同的压降△v2。因此，本发明红/绿/蓝亚像素单元(r/g/b亚像素单元)在充电时能够具有相同的压降，以保证所有亚像素显示的灰阶一致，从而避免出现因电压不致而造成的显示的色偏。
请参照图7，图7是本发明一些实施例中的液晶显示电路的结构图。该液晶显示电路包括像素结构以及用于用于驱动像素结构的像素驱动电路。其中。该像素结构包括多个呈矩阵排布像素单元30，每一像素单元30包括三个亚像素单元：红亚像素单元、绿亚像素单元以及蓝亚像素单元。
其中，该像素驱动电路包括多个变压单元10、多条数据线s、多个选通单元20、多条扫描线gate(m)。
其中，该每一数据线s的输入端均接入数据信号。
其中，该每一选通单元20具有一数据输入端、第一输出端、第二输出端以及第三输出端，该数据输入端分别与一条数据线s的输出端连接，第一输出端与对应像素单元的红亚像素单元连接，第二输出端与对应像素单元的绿亚像素单元连接，第三输出端与对应像素单元的蓝亚像素单元连接。
其中，该每一条扫描线gate(m)分别与至少一个像素单元的每一亚像素单元连接。
其中，该每一变压单元10的输入端接入扫描信号，输出端与一扫描线连接。该每一变压单元10用于对扫描信号进行处理，而后将处理后的扫描信号传递给扫描线gate(m)。
该每一变压单元10具有调压状态和直通状态，其中，当该选通单元20的第一输出端输出的信号由高电平切换为低电平时或者选通单元20的第二输出端的信号由高电平切换为低电平时，该变压单元10切换调压状态并保持调压状态第一预设时长。该变压单元10在调压状态下时，将由输入端接入的扫描信号由高电平切换为低电平，然后将切换后的扫描信号传递给扫描线gate(m)。该变压单元10在在调压状态持续第一预设时长后切换回直通状态。直通状态下，该变压单元10不对由输入端接入的扫描信号进行处理，直接传输给扫描线，也即是，输入端输入高电平，则传递给扫描线的就是高电平，输入端输入的是低电平，传递给扫描线的就是低电平。
在一些实施例中，该变压单元10可以采用门电路来实现，例如，该变压单元10为一个具有两个输入端的与门。该与门的一个输入端接入时钟信号ckm也即是未经该变压单元10处理的扫描信号，由扫描驱动器提供。该与门的另一个输入端接入一方波信号，该与门的输出端与扫描线gate(m)连接。其中，该方波信号在该变压单元处于调压状态下时处于低电平，在该变压单元处于直通状态下时处于高电平。
当然，可以理解地，变压单元10还可以采用其他门电路来实现，只要控制好其另一输入端输入的信号的波形即可。
在一些实施例中，选通单元20包括第一薄膜晶体管t1、第二薄膜晶体管t2以及第三薄膜晶体管t3。
其中，该第一薄膜晶体管t1的输入端、该第二薄膜晶体管t2的输入端以及该第三薄膜晶体管t3的输入端连接并与一数据线s连接，该第一薄膜晶体管t1的输出端与对应像素单元的红亚像素单元连接。该第二薄膜晶体管t2的输出端与对应像素单元的绿亚像素单元连接。该第三薄膜晶体管t3的输出端与对应像素单元的蓝亚像素单元连接。
在一些实施例中，该像素驱动电路还包括一选通控制器，该选通控制器分别与所述第一薄膜晶体管t1、第二薄膜晶体管t2以及第三薄膜晶体管t3的栅极连接。其用于控制该第一薄膜晶体管t1、第二薄膜晶体管t2以及第三薄膜晶体管t3的导通截止情况，其中，当其中一个薄膜晶体管导通时，另外两个薄膜晶体管处于截止状态。
以上对本发明实施例提供的像素驱动电路进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明。同时，对于本领域的技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。