Goa电路及液晶显示面板的制作方法
【专利摘要】本发明提供一种GOA电路及液晶显示面板，其包括上拉控制模块、上拉模块、下拉模块、下传模块、下拉维持模块、自举电容、第一恒压低电平源以及第二恒压低电平源，上拉控制模块分别与上拉模块、下拉模块、下传模块、下拉维持模块以及自举电容电性连接；下拉模块与上拉模块电性连接；下拉模块与第二恒压低电平源电性连接；下拉维持模块分别与第一恒压低电平源、第二恒压低电平源电性连接；下拉模块包括电压补偿子模块；本发明的GOA电路及液晶显示面板，通过在下拉控制模块中设置电压补偿子模块，解决了现有GOA电路及液晶显示面板因薄膜晶体管阈值电压往负值移动导致扫描信号充电不足，进而造成扫描信号输出异常，影响显示的技术问题。
【专利说明】
GOA电路及液晶显不面板
技术领域
[000? ]本发明涉及液晶显不技术领域，尤其涉及一种GOA电路及具有所述GOA电路的液晶显示面板。
【背景技术】
[0002]IGZO作为现今非常热门的TFT有源层，得到广泛关注，对于IGZO-TFT器件，由于制程中氧空缺难控制，所以IGZO-TFT经常会表现为耗尽型TFT，也是说当Vgs的电压为负的时候，TFT器件已经打开;IGZO-TFT这一缺点，对GOA电路的表现产生严重的影响。
[0003]Gate Driver On Array，简称GOA，S卩在现有薄膜晶体管液晶显示面板的阵列基板上制作扫描驱动电路，实现对扫描线逐行扫描的驱动方式。现有的GOA电路的结构示意图如图1所示，该GOA电路包括上拉控制模块101、上拉模块102、下传模块103、下拉模块104、自举电容以及下拉维持模块105。
[0004]所述下拉模块104包括一薄膜晶体管，该薄膜晶体管的源极连接恒压低电平源DCL，该薄膜晶体管的栅极连接下一级的扫描信号G(N+1)，该薄膜晶体管的漏极连接上拉控制模块的输出端。
[0005]该薄膜晶体管长时间工作时，其阈值电压会往负值移动，导致扫描信号充电不足，造成扫描信号输出异常，进而影响液晶显示面板的显示效果。
[0006]故，有必要提供一种GOA电路，以解决现有技术所存在的问题。
【发明内容】
[0007]本发明提供一种GOA电路，能够抑制薄膜晶体管阈值电压往负值移动的GOA电路，以解决现有的GOA电路因薄膜晶体管阈值电压往负值移动使得扫描信号输出异常，进而影响显示的技术问题。
[0008]为解决上述问题，本发明提供的技术方案如下:
[0009]本发明提供一种GOA电路，包括:
[0010]上拉控制模块，用于接收上一级的扫描信号生成本级的扫描电平信号；
[0011]上拉模块，用于根据所述本级的扫描电平信号以及本级的时钟信号拉升所述本级的扫描信号；
[0012]下拉模块，用于根据下一级的扫描信号拉低所述本级的扫描电平信号；
[0013]下传模块，用于根据所述本级的扫描电平信号以及本级的时钟信号生成本级的级传信号；
[0014]下拉维持模块，用于维持所述本级的扫描电平信号的低电平；
[0015]自举电容，用于生成所述本级的扫描信号的高电平；以及
[0016]第一恒压低电平源，用于提供第一恒压低电平；
[0017]第二恒压低电平源，用于提供第二恒压低电平；
[0018]其中所述上拉控制模块分别与所述上拉模块、所述下拉模块、所述下传模块、所述下拉维持模块以及所述自举电容电性连接;所述下拉模块与所述上拉模块电性连接;所述下拉模块与所述第二恒压低电平源电性连接;所述下拉维持模块分别与所述第一恒压低电平源、所述第二恒压低电平源电性连接。
[0019]在本发明的GOA电路中，所述下拉模块包括第四十一薄膜晶体管及连接所述第四十一薄膜晶体管的电压补偿子模块，所述电压补偿子模块包括第一薄膜晶体管、第四十薄膜晶体管以及第一恒压高电平源；
[0020]所述第一薄膜晶体管的栅极连接本级的级传信号的输出端，所述第一薄膜晶体管的源极连接所述第一恒压高电平源，所述第一薄膜晶体管的漏极连接所述第四十薄膜晶体管的漏极；
[0021]所述第四十薄膜晶体管的栅极与源极均连接所述上拉控制模块的输出端；
[0022]所述第四十一薄膜晶体管的栅极连接下一级的扫描信号，所述第四十一薄膜晶体管的源极连接所述第二恒压低电平源，所述第四十一薄膜晶体管的漏极连接所述第四十薄膜晶体管的漏极。
[0023]在本发明的GOA电路中，所述上拉控制模块包括第十一薄膜晶体管与第二恒压高电平源；
[0024]所述第十一薄膜晶体管的栅极连接所述第二恒压高电平源，所述第十一薄膜晶体管的源极连接所述上一级的扫描信号，所述第十一薄膜晶体管的漏极连接所述上拉控制模块的输出端。
[0025]在本发明的GOA电路中，所述上拉模块包括包括第二十一薄膜晶体管，所述第二十一薄膜晶体管的栅极连接所述上拉控制模块的输出端，所述第二十一薄膜晶体管的源极连接所述本级的时钟信号，所述第二十一薄膜晶体管的漏极连接所述本级的扫描信号。
[0026]在本发明的GOA电路中，所述下传模块包括包括第二十二薄膜晶体管，所述第二十二薄膜晶体管的栅极连接所述上拉控制模块的输出端，所述第二十二薄膜晶体管的源极连接所述本级的时钟信号，所述第二十二薄膜晶体管的漏极连接所述本级的级传信号。
[0027]在本发明的GOA电路中，所述下拉维持模块包括第三十二薄膜晶体管、第四十二薄膜晶体管、第五十一薄膜晶体管、第五十二薄膜晶体管、第五十三薄膜晶体管、第五十四薄膜晶体管、第七十三薄膜晶体管、第七十四薄膜晶体管、第八十一薄膜晶体管、第八十二薄膜晶体管以及第三恒压高电平源；
[0028]所述第三十二薄膜晶体管的栅极连接所述第五十三薄膜晶体管的漏极，所述第三十二薄膜晶体管的源极连接所述第一恒压低电平源，所述第三十二薄膜晶体管的漏极连接所述本级的扫描信号；
[0029]所述第四十二薄膜晶体管的栅极连接所述第五十三薄膜晶体管的漏极，所述第四十二薄膜晶体管的漏极连接所述上拉控制模块的输出端，所述第四十二薄膜晶体管的源极连接所述第八十一薄膜晶体管的漏极；
[0030]所述第五十一薄膜晶体管的栅极与源极连接所述第三恒压高电平源，所述第五十一薄膜晶体管的漏极连接所述第五十二薄膜晶体管的源极；
[0031]所述第五十二薄膜晶体管的栅极连接所述第十一薄膜晶体管的漏极，所述第五十二薄膜晶体管的源极连接所述第一恒压低电平源；
[0032]所述第五十三薄膜晶体管的栅极连接所述第五十一薄膜晶体管的漏极，所述第五十三薄膜晶体管的源极连接所述第三恒压高电平源，所述第五十三薄膜晶体管的漏极连接所述第五十四薄膜晶体管的漏极；
[0033]所述第五十四薄膜晶体管的栅极连接所述第十一薄膜晶体管的漏极，所述第五十四薄膜晶体管的源极连接所述第七十三薄膜晶体管的漏极；
[0034]所述第七十三薄膜晶体管的栅极连接所述第五十一薄膜晶体管的漏极，所述第七十三薄膜晶体管的源极连接所述第三恒压高电平源；
[0035]所述第七十四薄膜晶体管的栅极连接所述第十一薄膜晶体管的漏极，所述第七十四薄膜晶体管的源极连接所述第二恒压低电平源，所述第七十四薄膜晶体管的漏极连接所述第五十四薄膜晶体管的源极；
[0036]所述第八十一薄膜晶体管的栅极连接所述第十一薄膜晶体管的漏极，所述第八十一薄膜晶体管的源极连接所述第三恒压高电平源；
[0037]所述第八十二薄膜晶体管的栅极连接所述第三十二薄膜晶体管的栅极，所述第八十二薄膜晶体管的源极连接所述第二恒压低电平源，所述第八十二薄膜晶体管的漏极连接所述第八十一薄膜晶体管的漏极。
[0038]在本发明的GOA电路中，所述第一恒压低电平源与所述第二恒压低电平源的电平值为-5?-8V。
[0039]在本发明的GOA电路中，所述第一恒压高电平源、所述第二恒压高电平源及所述第三恒压高电平源的电平值为20?30V。
[0040]在本发明的GOA电路中，所述自举电容的一端连接所述上拉控制模块的输出端，另一端连接所述本级的扫描信号。
[0041]依据本发明的上述目的，提出一种液晶显示面板，包括以上的GOA电路。
[0042]本发明的有益效果为:相较于现有的GOA电路及液晶显示面板，本发明的GOA电路及液晶显示面板通过在下拉控制模块中设置了电压补偿子模块，可以抑制因薄膜晶体管长时间工作，使得其阈值电压往负值移动，进而不会使得扫描信号输出异常，影响显示;解决了现有的GOA电路及液晶显示面板因薄膜晶体管的阈值电压往负值移动导致扫描信号充电不足，进而造成扫描信号输出异常，影响显示的技术问题。
【附图说明】
[0043]为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0044]图1为一种现有的GOA电路的结构示意图；
[0045]图2为本发明的GOA电路的优选实施例的结构示意图；
[0046]图3为本发明的GOA电路的优选实施例的信号波形图。
【具体实施方式】
[0047]以下各实施例的说明是参考附加的图示，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。在图中，结构相似的单元是用以相同标号表示。
[0048]本发明针对现有的GOA电路，薄膜晶体管长时间工作时，其阈值电压会往负值移动，导致扫描信号充电不足，造成扫描信号输出异常，进而影响液晶显示面板的显示效果的技术问题，本实施例能够解决该缺陷。
[0049]参见图2，为本发明的GOA电路的优选实施例结构示意图；
[0050]本优选实施例的GOA电路包括上拉控制模块201、上拉模块202、下拉模块204、下传模块203、下拉维持模块205、自举电容Cbt、第一恒压低电平源Vss及第二恒压低电平源DCL;所述上拉控制模块201用于接收上一级的扫描信号G(N-1)，生成扫描电平信号；上拉模块202，用于根据所述扫描电平信号拉升所述本级的扫描信号G(N);下拉模块204，用于根据下一级的扫描信号G (N+1)拉低所述本级的扫描电平信号；下传模块203，用于根据所述本级的扫描信号G(N)以及本级的时钟信号CK，生成本级的级传信号ST(N);下拉维持模块205，用于维持所述本级的扫描信号G(N)的低电平；自举电容Cbt设置于上拉控制模块201的输出端以及所述本级的扫描信号G(N)的输出端之间，用于生成所述本级的扫描信号G(N)的高电平；第一恒压低电平源Vss，用于提供第一恒压低电平;第二恒压低电平源DCL，用于提供第二恒压低电平；
[0051]其中，所述上拉控制模块201分别与所述上拉模块202、所述下拉模块204、所述下传模块203、所述下拉维持模块205以及所述自举电容Cbt电性连接;所述下拉模块204与所述上拉模块202电性连接;所述下拉模块204与所述第二恒压低电平源DCL电性连接;所述下拉维持模块205分别与所述第一恒压低电平源Vss、所述第二恒压低电平源DCL电性连接。
[0052]在本发明的GOA电路中，所述下拉模块204包括第四十一薄膜晶体管T41及连接所述第四十一薄膜晶体管T41的电压补偿子模块206，所述电压补偿子模块206包括第一薄膜晶体管Tl、第四十薄膜晶体管T40以及第一恒压高电平源VGH;
[0053]所述第一薄膜晶体管Tl的栅极连接本级的级传信号ST(N)的输出端，所述第一薄膜晶体管Tl的源极连接所述第一恒压高电平源VGH，所述第一薄膜晶体管Tl的漏极连接所述第四十薄膜晶体管T40的漏极；
[0054]所述第四十薄膜晶体管T40的栅极与源极均连接所述上拉控制模块201的输出端；
[0055]所述第四十一薄膜晶体管T41的栅极连接下一级的扫描信号G(N+1)，所述第四十一薄膜晶体管T41的源极连接所述第二恒压低电平源DCL，所述第四十一薄膜晶体管T41的漏极连接所述第四十薄膜晶体管T40的漏极。
[0056]所述上拉控制模块201包括第^^一薄膜晶体管TlI与第二恒压高电平源DCHl;
[0057]所述第十一薄膜晶体管Tll的栅极连接所述第二恒压高电平源DCHl，所述第十一薄膜晶体管Tll的源极连接所述上一级的扫描信号G(N-1)，所述第十一薄膜晶体管Tll的漏极连接所述上拉控制模块201的输出端。
[0058]所述上拉模块202包括包括第二十一薄膜晶体管T21，所述第二十一薄膜晶体管T21的栅极连接所述上拉控制模块201的输出端，所述第二十一薄膜晶体管T21的源极连接所述本级的时钟信号CK，所述第二十一薄膜晶体管T21的漏极连接所述本级的扫描信号G(N)。
[0059]所述下传模块203包括包括第二十二薄膜晶体管T22，所述第二十二薄膜晶体管T22的栅极连接所述上拉控制模块201的输出端，所述第二十二薄膜晶体管T22的源极连接所述本级的时钟信号CK，所述第二十二薄膜晶体管T22的漏极连接所述本级的级传信号ST(N)。
[0060]所述下拉维持模块205包括第三十二薄膜晶体管T32、第四十二薄膜晶体管T42、第五十一薄膜晶体管T51、第五十二薄膜晶体管T52、第五十三薄膜晶体管T53、第五十四薄膜晶体管T54、第七十三薄膜晶体管T73、第七十四薄膜晶体管T74、第八^^一薄膜晶体管T81、第八十二薄膜晶体管T82以及第三恒压高电平源DCH2;
[0061]所述第三十二薄膜晶体管T32的栅极连接所述第五十三薄膜晶体管T53的漏极，所述第三十二薄膜晶体管T32的源极连接所述第一恒压低电平源Vss，所述第三十二薄膜晶体管T32的漏极连接所述本级的扫描信号G(N);
[0062]所述第四十二薄膜晶体管T42的栅极连接所述第五十三薄膜晶体管T53的漏极，所述第四十二薄膜晶体管T42的漏极连接所述上拉控制模块201的输出端，所述第四十二薄膜晶体管T42的源极连接所述第八十一薄膜晶体管T81的漏极；
[0063]所述第五十一薄膜晶体管T51的栅极与源极连接所述第三恒压高电平源DCH2，所述第五十一薄膜晶体管T51的漏极连接所述第五十二薄膜晶体管T52的源极；
[0064]所述第五十二薄膜晶体管T52的栅极连接所述第十一薄膜晶体管Tll的漏极，所述第五十二薄膜晶体管T52的源极连接所述第一恒压低电平源Vss;
[0065]所述第五十三薄膜晶体管T53的栅极连接所述第五十一薄膜晶体管T51的漏极，所述第五十三薄膜晶体管T53的源极连接所述第三恒压高电平源DCH2，所述第五十三薄膜晶体管T53的漏极连接所述第五十四薄膜晶体管T54的漏极；
[0066]所述第五十四薄膜晶体管T54的栅极连接所述第十一薄膜晶体管Tll的漏极，所述第五十四薄膜晶体管T54的源极连接所述第七十三薄膜晶体管T73的漏极；
[0067]所述第七十三薄膜晶体管T73的栅极连接所述第五十一薄膜晶体管T51的漏极，所述第七十三薄膜晶体管T73的源极连接所述第三恒压高电平源DCH2;
[0068]所述第七十四薄膜晶体管T74的栅极连接所述第十一薄膜晶体管Tll的漏极，所述第七十四薄膜晶体管T74的源极连接所述第二恒压低电平源DCL，所述第七十四薄膜晶体管T74的漏极连接所述第五十四薄膜晶体管T54的源极；
[0069]所述第八十一薄膜晶体管T81的栅极连接所述第十一薄膜晶体管Tll的漏极，所述第八i^一薄膜晶体管T81的源极连接所述第三恒压高电平源DCH2;
[0070]所述第八十二薄膜晶体管T82的栅极连接所述第三十二薄膜晶体管T32的栅极，所述第八十二薄膜晶体管T82的源极连接所述第二恒压低电平源DCL，所述第八十二薄膜晶体管T82的漏极连接所述第八十一薄膜晶体管T81的漏极。
[0071]所述第一恒压低电平源Vss与所述第二恒压低电平源DCL的电平值为-5?-8V。
[0072]所述第一恒压高电平源VGH、所述第二恒压高电平源DCHl及所述第三恒压高电平源DCH2的电平值为20?30V。
[0073 ]所述自举电容Cbt的一端连接所述上拉控制模块201的输出端，另一端连接所述本级的扫描信号G(N)。
[0074]参见图3，为本发明的GOA电路的优选实施例的信号波形图；
[0075]参见图2及图3，本优选实施例的GOA电路在使用时，当上一级的扫描信号G(N-1)为高电平时，第i^一薄膜晶体管Tll导通，第二恒压高电平源DCHl通过第^^一薄膜晶体管Tll给自举电容Cbt充电，使得第一参考点Q(N)上升到一较高的电平。
[0076]随后上一级的扫描信号G(N-1)转为低电平，第十一薄膜晶体管Tll关闭，第一参考点Q(N)通过自举电容Cbt维持一较高的电平。同时，本级的时钟信号CK转为高电平，第一参考点Q(N)输出的恒压高电平依次穿过第二十二薄膜晶体管T22与第二十一薄膜晶体管T21的栅极，第二十二薄膜晶体管T22与第二十一薄膜晶体管T21打开，本级的时钟信号CK通过第二十一薄膜晶体管T21继续给自举电容Cbt充电，使得第一参考点Q(N)达到一更高的电平，本级的扫描信号G (N)和本级的级传信号ST (N)也转为高电平。
[0077]当本级的扫描信号G(N)为高电平，本级的级传信号ST(N)为高电平，下一级的扫描信号G(N+1)为低电平时，第一薄膜晶体管Tl导通，第一恒压高电平源VGH产生的恒压高电平传至第二参考点P(N)，恒压高电平经第四十薄膜晶体管T40传至上拉控制模块201的输出端，由于下一级的扫描信号G(N+1)关闭，所以第一参考点Q(N)的高电平不会被拉下来。
[0078]第七十三薄膜晶体管T73的栅极连接第五^^一薄膜晶体管T51的漏极，第三恒压高电平源DCH2输出恒压高电平，第五十一薄膜晶体管T51打开，恒压高电平经第五十一薄膜晶体管T51传至第七十三薄膜晶体管T73，第七十三薄膜晶体管T73打开，将恒压高电平传至下一级。
[0079]第二恒压高电平源DCH2开启，第^^一薄膜晶体管TlI打开，第二恒压高电平源DCH2产生的恒压高电平经第十一薄膜晶体管Tll传至第七十四薄膜晶体管T74，第七十四薄膜晶体管T74打开，将恒压高平传至第八^^一薄膜晶体管T81，第八^^一薄膜晶体管T81打开，将恒压高电平传至下一级。
[0080]第一恒压低电平源Vss产生的第一恒压低电平传至第三十二薄膜晶体管T32，本级的扫描信号G(N)转为低电平。
[0081]当本级的扫描信号G(N)开始关闭时，本级的级传信号ST(N)为低电平，第一薄膜晶体管Tl关闭，第一恒压高电平源VGH不会向第二参考点P(N)输入高电平；同时，下一级的扫描信号G (N+1)打开，为高电平，第四^ 薄膜晶体管T41打开，第一参考点Q (N)被下拉到第二恒压低电平源DCL的低电平，本级的扫描信号G(N)被下拉到低电平，所以，输出的波形一直是正常的。
[0082]由于第一参考点Q(N)转为低电平，使得第五十二薄膜晶体管T52和第五十四薄膜晶体管T54关闭，同时，第三恒压高电平源DCH2产生的恒压高电平使得第五十一薄膜晶体管T51和第五十三薄膜晶体管T53打开，第三恒压高电平源DCH2产生的恒压高电平传至第三参考点K(N)，使得第四十二薄膜晶体管T42打开，第二恒压低电平源DCL产生的第二恒压低电平，经过第八十二薄膜晶体管T82传至第四十二薄膜晶体管T42的栅极，维持第一参考点Q(N)的低电平。
[0083]本发明的GOA电路，通过在下拉模块204中增加了电压补偿模块，以保证第一参考点Q(N)及本级的扫描信号G(N)供电充足，从而提高GOA电路的可靠性。
[0084]本发明还提供一种液晶显示面板，本优选实施例的液晶显示面板包括如图2和3所示的前述实施例中的GOA电路，在此不再赘述。
[0085]本发明的液晶显示面板，通过在下拉模块204中增加了电压补偿子模块206，以保证第一参考点Q(N)及本级的扫描信号G(N)供电充足，从而提高GOA电路的可靠性，进一步提升液晶显示面板的显示效果。
[0086]综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。
【主权项】
1.一种GOA电路，其特征在于，包括: 上拉控制模块，用于接收上一级的扫描信号生成本级的扫描电平信号； 上拉模块，用于根据所述本级的扫描电平信号以及本级的时钟信号拉升所述本级的扫描信号； 下拉模块，用于根据下一级的扫描信号拉低所述本级的扫描电平信号； 下传模块，用于根据所述本级的扫描电平信号以及本级的时钟信号生成本级的级传信号； 下拉维持模块，用于维持所述本级的扫描电平信号的低电平； 自举电容，用于生成所述本级的扫描信号的高电平；以及 第一恒压低电平源，用于提供第一恒压低电平； 第二恒压低电平源，用于提供第二恒压低电平； 其中所述上拉控制模块分别与所述上拉模块、所述下拉模块、所述下传模块、所述下拉维持模块以及所述自举电容电性连接;所述下拉模块与所述上拉模块电性连接;所述下拉模块与所述第二恒压低电平源电性连接;所述下拉维持模块分别与所述第一恒压低电平源、所述第二恒压低电平源电性连接。2.根据权利要求1所述的GOA电路，其特征在于，所述下拉模块包括第四十一薄膜晶体管及连接所述第四十一薄膜晶体管的电压补偿子模块，所述电压补偿子模块包括第一薄膜晶体管、第四十薄膜晶体管以及第一恒压高电平源； 所述第一薄膜晶体管的栅极连接本级的级传信号的输出端，所述第一薄膜晶体管的源极连接所述第一恒压高电平源，所述第一薄膜晶体管的漏极连接所述第四十薄膜晶体管的漏极； 所述第四十薄膜晶体管的栅极与源极均连接所述上拉控制模块的输出端； 所述第四十一薄膜晶体管的栅极连接下一级的扫描信号，所述第四十一薄膜晶体管的源极连接所述第二恒压低电平源，所述第四十一薄膜晶体管的漏极连接所述第四十薄膜晶体管的漏极。3.根据权利要求1所述的GOA电路，其特征在于，所述上拉控制模块包括第十一薄膜晶体管与第二恒压高电平源； 所述第十一薄膜晶体管的栅极连接所述第二恒压高电平源，所述第十一薄膜晶体管的源极连接所述上一级的扫描信号，所述第十一薄膜晶体管的漏极连接所述上拉控制模块的输出端。4.根据权利要求1所述的GOA电路，其特征在于，所述上拉模块包括包括第二十一薄膜晶体管，所述第二十一薄膜晶体管的栅极连接所述上拉控制模块的输出端，所述第二十一薄膜晶体管的源极连接所述本级的时钟信号，所述第二十一薄膜晶体管的漏极连接所述本级的扫描信号。5.根据权利要求1所述的GOA电路，其特征在于，所述下传模块包括包括第二十二薄膜晶体管，所述第二十二薄膜晶体管的栅极连接所述上拉控制模块的输出端，所述第二十二薄膜晶体管的源极连接所述本级的时钟信号，所述第二十二薄膜晶体管的漏极连接所述本级的级传信号。6.根据权利要求3所述的GOA电路，其特征在于，所述下拉维持模块包括第三十二薄膜晶体管、第四十二薄膜晶体管、第五十一薄膜晶体管、第五十二薄膜晶体管、第五十三薄膜晶体管、第五十四薄膜晶体管、第七十三薄膜晶体管、第七十四薄膜晶体管、第八十一薄膜晶体管、第八十二薄膜晶体管以及第三恒压高电平源； 所述第三十二薄膜晶体管的栅极连接所述第五十三薄膜晶体管的漏极，所述第三十二薄膜晶体管的源极连接所述第一恒压低电平源，所述第三十二薄膜晶体管的漏极连接所述本级的扫描信号； 所述第四十二薄膜晶体管的栅极连接所述第五十三薄膜晶体管的漏极，所述第四十二薄膜晶体管的漏极连接所述上拉控制模块的输出端，所述第四十二薄膜晶体管的源极连接所述第八十一薄膜晶体管的漏极； 所述第五十一薄膜晶体管的栅极与源极连接所述第三恒压高电平源，所述第五十一薄膜晶体管的漏极连接所述第五十二薄膜晶体管的源极； 所述第五十二薄膜晶体管的栅极连接所述第十一薄膜晶体管的漏极，所述第五十二薄膜晶体管的源极连接所述第一恒压低电平源； 所述第五十三薄膜晶体管的栅极连接所述第五十一薄膜晶体管的漏极，所述第五十三薄膜晶体管的源极连接所述第三恒压高电平源，所述第五十三薄膜晶体管的漏极连接所述第五十四薄膜晶体管的漏极； 所述第五十四薄膜晶体管的栅极连接所述第十一薄膜晶体管的漏极，所述第五十四薄膜晶体管的源极连接所述第七十三薄膜晶体管的漏极； 所述第七十三薄膜晶体管的栅极连接所述第五十一薄膜晶体管的漏极，所述第七十三薄膜晶体管的源极连接所述第三恒压高电平源； 所述第七十四薄膜晶体管的栅极连接所述第十一薄膜晶体管的漏极，所述第七十四薄膜晶体管的源极连接所述第二恒压低电平源，所述第七十四薄膜晶体管的漏极连接所述第五十四薄膜晶体管的源极； 所述第八十一薄膜晶体管的栅极连接所述第十一薄膜晶体管的漏极，所述第八十一薄膜晶体管的源极连接所述第三恒压高电平源； 所述第八十二薄膜晶体管的栅极连接所述第三十二薄膜晶体管的栅极，所述第八十二薄膜晶体管的源极连接所述第二恒压低电平源，所述第八十二薄膜晶体管的漏极连接所述第八十一薄膜晶体管的漏极。7.根据权利要求1所述的GOA电路，其特征在于，所述第一恒压低电平源与所述第二恒压低电平源的电平值为-5?-8V。8.根据权利要求1所述的GOA电路，其特征在于，所述第一恒压高电平源、所述第二恒压高电平源及所述第三恒压高电平源的电平值为20?30V。9.根据权利要求1所述的GOA电路，其特征在于，所述自举电容的一端连接所述上拉控制模块的输出端，另一端连接所述本级的扫描信号。10.—种液晶显示面板，其特征在于，包括权利要求1-9任一所述的GOA电路。
【文档编号】G09G3/36GK106057157SQ201610623424
【公开日】2016年10月26日
【申请日】2016年8月1日
【发明人】石龙强
【申请人】深圳市华星光电技术有限公司