。
[0062]如图5F所示，在双向移位暂存装置112立对显示区AA进行正向扫描的条件下，以第N级移位寄存器SRlN(i=N)为例，第N级移位寄存器SRIn的预充电单元310_N接收起始信号STV2_L与扫描信号SSn_2_L ;第N级移位寄存器SRIn的上拉单元320_N所接收的预设时钟信号PCK为时钟信号CLK2_L。需说明的是，虽然本实施例以N为4的倍数进行说明，但本发明对此并不限制。于其它实施例当中，若N不是4的倍数，最后两级移位寄存器的上拉单元所接收的预设时钟信号PCK将视级数N而定。
[0063]为了更清楚地说明图3实施例，图6为依照图3实施例的移位寄存器的电路示意图。请参照图6，预充电单元310包括晶体管Ml与M2，上拉单元320包括晶体管M3与电容Cl，下拉单元330的第一放电单元332包括晶体管M4?M8，且下拉单元330的第二放电单元334包括晶体管M9?M13。其中，在本实施例中所述的各个晶体管Ml?M13是以N型晶体管为例，但本发明并不以此为限。
[0064]在第i级移位寄存器SRli的预充电单元310中，晶体管Ml的栅极接收第i_2级移位寄存器SRI"所输出的扫描信号SSi_2_L (在3 = i = N-2的条件)或者起始信号STV1_L(在i〈3的条件)，且晶体管Ml的漏极接收顺向输入信号FW。晶体管M2的栅极接收第i+2级移位寄存器SRli+2所输出的扫描信号SSi+2_L (在3 = i = N-2的条件)或者起始信号STV2_L (在N-2〈i的条件)，晶体管M2的源极耦接晶体管Ml的源极并且共同耦接至节点X以输出预充电信号PCS，且晶体管M2的漏极接收逆向输入信号BW。
[0065]在第i级移位寄存器SRli的上拉单元320中，晶体管M3的栅极经由节点X接收预充电信号PCS，晶体管M3的漏极接收预设时钟信号PCK，且晶体管M3的源极输出扫描信号SSi_L。电容Cl的第一端耦接晶体管M3的栅极与节点X，且电容Cl的第二端耦接晶体管M3的源极。
[0066]在第i级移位寄存器SRli的第一放电单元332中，晶体管M4的栅极与晶体管M4的漏极耦接在一起以接收第一电平信号VPWLl。晶体管M5的栅极耦接晶体管Ml的源极与晶体管M2的源极以接收预充电信号PCS，晶体管M5的漏极耦接晶体管M4的源极，且晶体管M5的源极耦接参考电位Vss。晶体管M6的栅极接收第二电平信号VPWL2，晶体管M6的漏极耦接晶体管M4的源极，且晶体管M6的源极耦接参考电位Vss。晶体管M7的栅极耦接晶体管M4的源极与晶体管M6的漏极，晶体管M7的漏极耦接晶体管Ml的源极与晶体管M2的源极，且晶体管M7的源极耦接参考电位Vss。晶体管M8的栅极耦接晶体管M7的栅极，晶体管M8的漏极耦接晶体管M3的源极，且晶体管M8的源极耦接参考电位Vss。
[0067]在第i级移位寄存器SRli的第二放电单元334中，晶体管M9的栅极与晶体管M9的漏极耦接在一起以接收第二电平信号VPWL2。晶体管MlO的栅极耦接晶体管Ml的源极与晶体管M2的源极以接收预充电信号PCS，晶体管MlO的漏极耦接晶体管M9的源极，且晶体管MlO的源极耦接参考电位Vss。晶体管Mll的栅极接收第一电平信号VPWLl，晶体管Mll的漏极耦接晶体管M9的源极，且晶体管Mll的源极耦接参考电位Vss。晶体管M12的栅极耦接晶体管M9的源极与晶体管Mll的漏极，晶体管M12的漏极耦接晶体管Ml的源极与晶体管M2的源极，且晶体管M12的源极耦接参考电位Vss。晶体管M13的栅极耦接晶体管M12的栅极，晶体管M13的漏极耦接晶体管M3的源极，且晶体管M13的源极耦接参考电位Vss。
[0068]于此，为了要清楚说明图6的移位寄存器SRli的运作原理，图7A绘示双向移位暂存装置112立对显示区AA中的奇数行像素进行顺向扫描的信号时序示意图。
[0069]请先参照图7A，从图7A中可清楚地看出，在顺向扫描的驱动状态下，移位寄存器SRli接收高电位的顺向扫描信号FW以及低电位的逆向扫描信号BW，且移位寄存器SRli接收互为反相的第一电平信号VPWLl与第二电平信号VPWL2。另，时序控制器122会提供具有特定责任周期(duty cycle)且具有不同相位差的时钟信号CLK3_L、CLK4_L、CLK 1_L以及CLK2_L。在本实施例中，各个时钟信号CLK1_L?CLK4_L的责任周期是以50%为例，且时序控制器122是依照CLK3_L — CLK4_L — CLK 1_L — CLK2_L的顺序而产生相位依序落后前一信号90度的时钟信号CLK1_L?CLK4_L，亦即每个时钟信号CLK3_L、CLK4_L、CLK 1_L以及CLK2_L的致能时间(信号提升至高电位的时间，亦为每一脉冲的脉冲宽度)依序与前一时钟信号有50%的重迭，但本发明并不以此为限。举例来说，时钟信号CLK4_L的相位会落后于时钟信号CLK3_L并且具有90度的相位差，时钟信号CLK1_L的相位会落后于时钟信号CLK4_L并且具有90度的相位差，时钟信号CLK2_L的相位会落后于时钟信号CLK1_L并且具有90度的相位差。
[0070]另外，在本实施例中，时钟信号(^1(3_1^在一个巾贞期间(frame per1d)内的第一个脉冲(pulse)的致能时间会晚于起始信号STV1_L的致能时间，并且与起始信号STV1_L的致能时间并无重迭。当起始信号STV1_L从致能转换为禁能时，时钟信号CLK3_L致能。此夕卜，起始信号STV2_L的致能时间取决于级数N的大小，起始信号STV2_L的致能时间会晚于最后一级移位寄存器的扫描信号SSn_L的致能时间，且起始信号STV2_L的致能时间与最后一级移位寄存器的扫描信号SSn_L的致能时间并无重迭。当最后一级移位寄存器的扫描信号SSn_L由致能转换为禁能时，起始信号STV2_L由禁能转换为致能。于是，级数N的数目越大，起始信号STV2_L的致能时间晚于起始信号STV1_L的致能时间越久。
[0071]请合并参照图2A、图6以及图7A，以第I级移位寄存器SRl1为例，在时间tl?t3的期间，预充电单元310的晶体管Ml反应于致能的起始信号STV1_L而导通，并且晶体管M2反应于禁能的扫描信号SS3_L而截止，使得预充电单元310输出对应的预充电信号PCS来对节点X进行预充电。在此期间内，由于上拉单元320是接收禁能的时钟信号CLK3_L，故无论晶体管M3是否会被预充电信号PCS所导通，扫描信号SS1^皆会位于参考电位Vss。
[0072]在时间t3?t5的期间，预充电单元310的晶体管Ml与M2分别反应于禁能的起始信号STV1_L与禁能的扫描信号SS3_L而截止。上拉单元320接收到致能的时钟信号CLK3_L,在此期间内，节点X会通过晶体管M3的漏极与栅极间的稱合效应(coupling effect)而被拉升，使得晶体管M3被导通而输出高电位的扫描信号SSi_L。
[0073]另一方面，第一放电单元332的晶体管M5反应于其栅极接收到的预充电信号PCS而导通。基此，由于晶体管M5会被节点X的高电位导通，且晶体管M6反应于禁能的第二电平信号VPWL2而截止。节点P的电位会因为晶体管M5的导通而被下拉至低电位，因此使得晶体管M7与M8被截止而不会对节点O与节点X进行放电的动作。故第一放电单元332并不会于时间t3?t5影响扫描信号SS1J的输出，使扫描信号SS1J在时间t3?t5的期间内维持在高电位。
[0074]另一方面，第二放电单元332的晶体管M9反应于禁能的第二电平信号VPWL2而截止，因此节点S维持于低电位。另外，晶体管MlO反应于其栅极接收到的预充电信号PCS而导通，且晶体管Mll反应于致能的第一电平信号VPWLl而导通。节点S的电位会因为晶体管MlO与晶体管Mll的导通而更稳定地维持于低电位，因此使得晶体管M12与M13被截止而不会对节点O与节点X进行放电的动作。故第二放电单元334并不会于时间t3?t5影响扫描信号SSlL的输出，使扫描信号SSJ在时间t3?t5的期间内维持在高电位。
[0075]在时间t5?t7的期间，预充电单元310的晶体管Ml反应于禁能的起始信号STV 1_L而截止，并且晶体管M2反应于致能的扫描信号SS3_L而导通，在此期间内，预充电单元310会经由导通的晶体管M2对节点X进行放电。如此一来，节点X的低电位将使晶体管M5截止，且晶体管M6反应于禁能的第二电平信号VPWL2而截止。致能的第一电平信号VPWLl会致使晶体管M4导通，而晶体管M4的导通使节点P的电压可被拉升至接近第一电平信号VPWLl的电位，进而让节点P的电压导通晶体管M7与晶体管M8。基此，第一放电单元332的晶体管M7与M8会反应于节点P的电压而导通，以分别对节点X与节点O进行放电。因此，扫描信号SS1^可在时间t5迅速地被下拉至参考电位Nss,并且在时间t5?t7的期间内维持在参考电位Vss。
[0076]另一方面，在相同时间t5?t7的期间，预充电单元310的晶体管Ml反应于禁能的起始信号STV1_L而截止，并且晶体管M2反应于致能的扫描信号SS3_L而导通，在此期间内，预充电单元310会经由导通的晶体管M2对节点X进行放电。如此一来，节点X的低电位将使晶体管MlO截止，晶体管Ml I反应于致能的第一电平信号VPWLl而导通，且晶体管M9反应于禁能的第二电平信号VPWL2而截止。也就是说，节点S的电压依然维持于低电位，晶体管M12与晶体管M13并不会导通。换言之，由于第二放电单元334受控于致能的第一电平信号VPWLl与禁能的第二电平信号VPWL2，因此第二放电单元334并不会对节点X与节点O进行放电。其中，第一电平信号VPWLl与第二电平信号VPWL2互为反相信号。由此可知，当第一电平信号VPWLl为高电位时，第一放电单元332可对节点X进行放电以将扫描信号SSlL下拉/维持在参考电位Vss。当第二电平信号VPWL2为高电位时，第二放电单元334可对节点X进行放电以将扫描信号SSlL下拉/维持在参考电位Vss。
[0077]紧接着，在时间t7?t9，预充电单元310的晶体管Ml与M2分别反应于禁能的起始信号STV1_L与禁能的扫描信号SS3_L而截止。上拉单元320同样会接收到致能的时钟信号CLK3_L，不过由于节点X已经在前一期间被放电至参考电位Nss,因此第一放电单元332的晶体管M5在此期间内并不会被导通，使节点O在时间t7?t9的期间内持续地被维持在参考电位Vss。
[0078]基此，在同一帧期间内的移位寄存器SRli的于时间t9之后的后续