电容Cl的保持作用，保持前一阶段的低电平，控制第二晶体管M2和第五晶体管M5打开，第一电平信号VGH经第二晶体管M2传输至第二节点N2，第二节点N2保持高电平。由于第一节点NI和第二节点N2的电位与前一阶段保持不变，由前述分析可知第三节点N3、第四节点N4的电位也会保持不变，因此第三晶体管M3、第四晶体管M4、第六晶体管M6、第七晶体管M7、第八晶体管M8和第九晶体管M9保持前述阶段的工作状态，发光控制电路输出端OUT的输出信号保持不变；
[0071]图8c为实施例二中发光控制电路工作的第三阶段电路图，即图7中T3时段，第一时钟信号CK为高电平，控制第一晶体管Ml关闭，第一节点NI的电位，由于第一电容Cl的保持作用，保持前一阶段的低电平，控制第二晶体管M2打开，第一电平信号VGH经第二晶体管M2传输至第二节点N2，虽然第二时钟信号XCK由高电平变为低电平，会对第二节点N2的电位有短暂的拉低作用，但第二晶体管M2持续给第二节点N2传输高电平的第一电平信号VGH,因此第二节点N2保持高电平。由于第一节点NI和第二节点N2的电位与前一阶段保持不变，由前述分析可知第三节点N3、第四节点N4的电位也会保持不变，因此第三晶体管M3、第四晶体管M4、第六晶体管M6、第七晶体管M7、第八晶体管M8和第九晶体管M9保持前述阶段的工作状态，发光控制电路输出端OUT的输出信号保持不变；
[0072]图8d为实施例二中发光控制电路工作的第四阶段电路图，即图7中T4时段，第一时钟信号CK为高电平，控制第一晶体管Ml关闭，第一节点NI的电位，由于第一电容Cl的保持作用，保持前一阶段的低电平，控制第二晶体管M2打开，第一电平信号VGH经第二晶体管M2传输至第二节点N2，第二时钟信号XCK由低电平变为高电平，第二节点N2仍然保持高电平。由于第一节点NI和第二节点N2的电位与前一阶段保持不变，由前述分析可知第三节点N3、第四节点N4的电位也会保持不变，因此第三晶体管M3、第四晶体管M4、第六晶体管M6、第七晶体管M7、第八晶体管M8和第九晶体管M9保持前述阶段的工作状态，发光控制电路输出端OUT的输出信号保持不变；
[0073]图Se为实施例二中发光控制电路工作的第五阶段电路图，即图7中T5时段，第一时钟信号CK输入低电平，控制第一晶体管Ml打开，起始信号IN由低电平变为高电平，经第一晶体管Ml传输至第一节点NI，使得第一节点NI的电位由低电平转为高电平且储存至第一电容Cl，控制第二晶体管M2和第五晶体管M5关闭，第二时钟信号XCK保持输入高电平，因此第二电容C2可以保持第二节点N2的电位不变，也即第二节点N2保持高电平，控制第三晶体管M3和第七晶体管M7关闭；由于第一时钟信号CK由高电平跳变为低电平，通过第三电容C3的耦合作用，拉低第四晶体管M4的栅极电位，由于第四晶体管M4的源极和栅极以二极管形式连接，因此第四晶体管M4打开，并传输低电平至第四节点N4，使得第四节点N4的电位保持低电平，然后分别控制第六晶体管M6和第九晶体管M9开启，第六晶体管M6传输第一电平信号VGH至第三节点N3，使得第三节点N3的电位为高电平，然后控制第八晶体管M8关闭，第九晶体管M9传输第二电平信号VGL至发光控制电路的输出端0UT，作为该阶段的输出信号；
[0074]图8f为实施例二中发光控制电路工作的第六阶段电路图，即图7中T6时段，第一时钟信号CK输入高电平，控制第一晶体管Ml关闭，第一节点NI的电位，由于第一电容Cl的保持作用，保持前一阶段的高电平，控制第二晶体管M2和第五晶体管M5关闭，第二时钟信号XCK保持输入高电平，因此第二节点N2的电位由第二电容C2保持为高电平，控制第三晶体管M3和第七晶体管M7关闭；由于第一时钟信号CK由低电平跳变为高电平，通过第三电容C3的耦合作用，拉高第四晶体管M4的栅极电位，因此第四晶体管M4关闭。第四节点N4的电位由第四电容C4保持，也即第四节点N4的电位保持前一阶段的低电平不变，分别控制第六晶体管M6和第九晶体管M9开启，第六晶体管M6传输第一电平信号VGH至第三节点N3，使得第三节点N3的电位为高电平，然后控制第八晶体管M8关闭，第九晶体管M9传输第二电平信号VGL至发光控制电路的输出端0UT，作为该阶段的输出信号；
[0075]图8g为实施例二中发光控制电路工作的第七阶段电路图，即图7中T7时段，第一时钟信号CK保持输入高电平，控制第一晶体管Ml关闭，第一节点NI的电位，由于第一电容Cl的保持作用，保持前一阶段的高电平，控制第二晶体管M2和第五晶体管M5关闭，第二时钟信号XCK发生跳变，由高电平变为低电平，通过第二电容C2的耦合作用，控制第二节点N2的电位发生跳变，由高电平变为低电平，控制第三晶体管M3和第七晶体管M7打开；第三晶体管M3传输高电平的第一电平信号VGH至第四节点N4，使得第四节点N4的电位由低电平变为高电平，然后控制第九晶体管M9关闭；第七晶体管M7传输低电平的第二电平信号VGL至第三节点N3，使得第三节点N3的电位由高电平变为低电平，控制第八晶体管M8打开，第八晶体管M8传输第一电平信号VGH至发光控制电路输出端OUT，作为该阶段的输出信号；
[0076]图8h为实施例二中发光控制电路工作的第八阶段电路图，即图7中T8时段，第一时钟信号CK保持输入高电平，控制第一晶体管Ml关闭，第一节点NI的电位，由于第一电容Cl的保持作用，保持前一阶段的高电平，控制第二晶体管M2和第五晶体管M5关闭，第二时钟信号XCK发生跳变，由低电平变为高电平，通过第二电容C2的耦合作用，控制第二节点N2的电位发生跳变，由低电平变为高电平，控制第三晶体管M3和第七晶体管M7关闭；第四节点N4的电位由第四电容C4保持，也即第四节点N4的电位保持前一阶段的高电平不变，分别控制第六晶体管M6和第九晶体管M9关闭；第三节点N3保持前一阶段的低电平不变，控制第八晶体管M8打开，第八晶体管M8传输第一电平信号VGH至发光控制电路输出端OUT，作为该阶段的输出信号，此阶段中主要由第八晶体管M8的寄生电容保持第三节点N3的电位，因此第八晶体管M8的宽长比要设计足够的大。
[0077]由以上工作过程可知，第四节点N4与发光控制电路输出端存在第四电容C4，可以保持第四节点与输出端的电位稳定，不受第一时钟信号或第二时钟信号跳变的影响，使得发光控制电路输出端OUT输出的信号不会抖动。且整个工作过程中，每一阶段，输出端OUT有第八晶体管M8传输第一电平信号VGH或者第九晶体管M9传输第二电平信号VGL，使得发光控制电路输出端输出的信号不会悬空，输出更加稳定。
[0078]需要说明的是，实施例二提供的发光控制电路中的第一晶体管?第九晶体管可以是NMOS管，其工作过程中，只需起始信号、第一时钟信号、第二时钟信号、第一电平信号、第二电平信号的电平值相反即可。
[0079]实施例三
[0080]本发明优选实施例三提供一种显不面板，其截面图如图9所不，包括第一基板11和第二基板12，第一基板11与第二基板12相对设置，其中，所述第一基板11可以为彩膜基板、封装玻璃(Cover Glass)或者盖板玻璃(Cover Lens)等，所述第二基板12可以为像素阵列基板，如常见的OLED像素阵列基板。
[0081]图10是本发明实施例三的显示面板中第二基板12的结构示意图。参见图10，第二基板为像素阵列基板时，可以包括:扫描驱动电路121、数据驱动电路122、发射驱动电路123、m条扫描线(S1、S2……、Sm)、k条数据线(Dl、D2……、Dk)、m条发射驱动线(E1、E2、……、Em)以及多个像素124 ;其中，本实施例中的发射驱动电路123为包括多级如实施例二所述的发光控制电路。
[0082]具体地，本实施例中的扫描驱动电路121，用于向各条扫描线(S1、S2……、Sn)提供扫描信号；数据驱动电路122，用于向各条数据线(Dl、D2……、Dm)提供数据信号；发射驱动电路123，用于向各条发射驱动线(E1、E2、……、Em)提供发光驱动信号，以使像素124中的像素驱动电路完成节点初始化、阈值补偿和数据写入等；像素124分别设置在扫描线和数据线交叉形成的区域中。
[0083]图11是本发明实施例三中发射驱动电路123的连接示意图，如图11所示，发射驱动电路包括多级发光控制电路(El、E2、E3、…)，每级发光控制电路的电路图如图6所示，分别连接第一时钟信号CK和第二时钟信号XCK。第一级发光控制电路的输入端输入起始触发信号STV，之后，每级发光控制电路的输入端输入前一级发光控制电路的输出信号，如此构成相互级联的连接方式，在第一时钟信号和第二时钟信号的驱动下，逐级产生发光驱动信号。
[0084]本发明实施例四提供的显示面板，通过在显示面板的第二基板中采用输出信号稳定的发射驱动电路，可以使第二基板中的像素能够稳定地工作，从而可以使相应的显示面板达到更好的显示效果。
[0085]实施例四
[0086]图12所示为本发明优选实施例四提供的显示装置结构示意图，显示装置I包括显示面板2，其中显示面板的结构如实施例三中所述的显示面板结构相同。
[0087]需要特别说明的是，本发明实施例中的所说的“耦接”指的是两个元器件之间的电性连接，包括直接电性连接和间接的电性连接。
[0088]显