序控制器芯片与多相位时钟产生电路的连接示意图。
【具体实施方式】
[0034]以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。
[0035]在图中，结构相似的单元是以相同标号表示。
[0036]请参照图2，图2为本发明多相位时钟产生电路的结构示意图。
[0037]本发明的多相位时钟产生电路，如图1所示，其输入信号包括:延迟控制信号CP、起始控制信号ST、一主时钟信号CLK ;所述多相位时钟产生电路包括:移位寄存器13和薄膜晶体管组TO-Tn ；
[0038]所述移位寄存器13包括N个移位寄存单元14，所述N个移位寄存单元相互级联(不限定级联的顺序)，其中N多2，所述移位寄存单元14譬如为触发器FFO-FFn ;每个所述移位寄存单元具有第一输入端、第二输入端以及第一输出端，每个所述移位寄存单元的所述第一输入端输入起始控制信号，所述起始控制信号用于控制所述移位寄存器开启；每个所述移位寄存单元的所述第二输入端输入延迟控制信号，所述延迟控制信号用于控制所述移位寄存单元输出，第η级所述移位寄存单元的第一输出端与第η+1级所述移位寄存单元的第一输入端连接；所述移位寄存单元譬如为触发器，其中N多2，I < η < N。
[0039]薄膜晶体管组包括N个薄膜晶体管Τ0-Τη，所述薄膜晶体管与所述移位寄存单元一一对应，即每个移位寄存单元连接一个薄膜晶体管；每个所述薄膜晶体管具有第三输入端、控制端、第二输出端；每个所述薄膜晶体管的第三输入端输入主时钟信号CLK，所述主时钟信号CLK用于提供参考时钟；每个所述薄膜晶体管的第二输出端输出子时钟信号，所述子时钟信号用于输入到显示面板的行扫描驱动芯片中；其中第η级所述薄膜晶体管的控制端分别与(Ν-η+1)个所述移位寄存单元的第一输出端连接。
[0040]譬如第I级所述移位寄存单元FR)具有第一输入端22、第二输入端21以及第一输出端23，所述第一输入端22输入所述起始控制信号ST，所述第二输入端21输入延迟控制信号CP，第I级所述移位寄存单元FFO的第一输出端23连接第2级触发器FFl的第一输入端25 ;且所述第一输出端23还连接有薄膜晶体管TO ;所述薄膜晶体管TO的第三输入端连接所述主时钟信号CLK，所述薄膜晶体管TO的第二输出端输出第I路子时钟信号CLKl ;所述薄膜晶体管TO的控制端分别与所述移位寄存单元FFO-FFn的第一输出端连接。
[0041]所述第二级移位寄存单元FFl具有第一输入端25、第二输入端24、第一输出端26，所述第一输入端25连接所述第一级移位寄存单元FFO的第一输出端23 ;所述第二输入端24连接所述延迟控制信号CP ;所述第一输出端26连接有薄膜晶体管Tl，所述第一输出端26还连接第三级移位寄存单元FF2的第一输入端；所述薄膜晶体管Tl的第三输入端连接所述主时钟信号CLK，所述薄膜晶体管Tl的第二输出端输出第2路子时钟信号CLK2 ;所述薄膜晶体管Tl的控制端分别与所述移位寄存单元FFl-FFn的第一输出端连接。
[0042]所述第三级移位寄存单元FF2的所述第一输出端连接有薄膜晶体管T2，所述薄膜晶体管T2的第二输出端输出第3路子时钟信号CLK3 ;所述第四级移位寄存单元FF3的所述第一输出端连接有薄膜晶体管T3，所述薄膜晶体管T3的第二输出端输出第4路子时钟信号CLK4 ;所述第η级移位寄存单元FFn-1的所述第一输出端连接有薄膜晶体管Τη_1，所述薄膜晶体管Tn-1的第二输出端输出第η路子时钟信号CLK (η);所述第η+1级移位寄存单元FFn的所述第一输出端连接有薄膜晶体管Τη，所述薄膜晶体管Tn的第二输出端输出第η+1路子时钟信号CLK(η+1);其余触发器与此类似。
[0043]当起始控制信号为高电平，且当延迟控制信号每到来一个上升沿时，对应一级移位寄存单元输出，因此通过延迟控制信号的控制作用，使得多级移位寄存单元产生具有相位差的多路子时钟信号，本发明的多相位时钟产生电路只需要输入一路时钟信号，就能得到多路时钟信号，从而减少了时序控制芯片的输出管脚数以及多相位时钟产生电路的输入管脚数，降低了生产成本。
[0044]优选地，所述多相位时钟产生电路还包括第一二极管组，所述第一二极管组包括N个第一二极管，如图2中的31-36所示，所述第一二极管与所述移位寄存单元一一对应；所述第一二极管的阳极连接相应的所述移位寄存单元的第一输出端，所述第一二极管的阴极连接相应的所述薄膜晶体管的控制端。
[0045]譬如所述薄膜晶体管TO的控制端与第I级所述移位寄存单元FFO的第一输出端23之间设置有一二极管31，所述第一二级管31的阳极连接所述第I级所述移位寄存单元的第一输出端23，所述第一二极管31的阴极连接所述薄膜晶体管TO的控制端。
[0046]所述多相位时钟产生电路还包括第二二极管组，所述第二二极管组包括N-1个第二二极管，每相邻两级的所述移位寄存单元通过一所述第二二极管连接；第η个所述第二二极管的阴极连接第η级所述移位寄存单元的第一二极管的阴极，第η个所述第二二极管的阳极连接第η+1级所述移位寄存单元的第一二极管的阴极。
[0047]第I级所述移位寄存单元FFO的第一二极管31的阴极和第2级所述移位寄存单元FFl的第一二极管32的阴极之间设置有一第二二极管41，所述第二二极管41的阴极连接第I级所述移位寄存单元FFO的第一二极管31的阴极，所述第二二极管41的阳极连接第2级所述移位寄存单元FFl的第一二极管32的阴极。第2级所述移位寄存单元FFl的第一二极管32的阴极和第3级所述移位寄存单元FF2的第一二极管33的阴极之间设置有一第二二极管42 ;第11-1级所述移位寄存单元FF(n-2)的第一二极管34的阴极和第η级所述移位寄存单元FF(n-l)的第一二极管35的阴极之间设置有一第二二极管44 ;第η级所述移位寄存单元FF(η-1)的第一二极管35的阴极和第η+1级所述移位寄存单元FF(η)的第一二极管36的阴极之间设置有一第二二极管45。其余的二极管与此类似。
[0048]通过设置第二二极管，能够在后面一级移位寄存单元触发时，将其输出的信号通过第二二极管传递给上一级移位寄存单元或者上面多级移位寄存单元对应的薄膜晶体管的控制端，从而减少ST的高电平输出时间，降低能耗；其第二二极管的连接方式，使得在上一级移位寄存单元触发时，防止上一级移位寄存单元输出的信号直接流向其后的移位寄存单元对应的薄膜晶体管的控制端中，避免TO-Tn同时输出子时钟信号，导致不能使得子时钟信号产生延迟。同时第一二级管能够防止，后面一级移位寄存单元将其输出信号传递给上面一级或者多级移位寄存单元对应的薄膜晶体管的控制端时，该信号流向前面的多级移位寄存单元的第一输出端。
[0049]譬如以第3级移位寄存单元为例，第二个第二二极管42能够防止，移位寄存单元FF2输出