制并可以向包括在面板140中的数据线DL提供图像数据(R、G和B)，SP，像素数据。因此，可以控制源极驱动器130以通过R像素、G像素和B像素的组合来显示全彩色。
[0059]具体地，根据示例性实施例的源极驱动器130可以比较连续的栅极线GL中的数据以及相邻的数据线DL中的数据以确定其中的数据是否相同，并控制使得连接到具有相同数据的数据线DL的一些放大器可以不操作。因此，在根据示例性实施例的LCD装置100中，可以减小静态电流，并能够降低电流消耗。
[0060]当在显示面板上显示图像数据时，包括图像数据的相邻的单元在许多情况下具有相同的图像数据。即，在大多数情况下，相邻的单元在预定区域中具有相同的颜色。对于预定区域中颜色相同的情形，如果驱动与所有数据线DL的R、G和B通道有关的放大器，则电流消耗非常高。
[0061]然而，当两个相邻单元的数据(颜色)相同时，可以控制根据示例性实施例的LCD装置100，使得与所述相邻单元中的一个单元有关的一个放大器可以使能，而与另一个单元有关的另一个放大器可以非使能，其中，所述另一个单元具有与所述一个单元的数据相同的数据。将参照附图详细描述对这种情况的描述。
[0062]面板140可以包括在多条栅极线GL与多条数据线DL的相交处以矩阵的形式布置的多个单元像素。布置在任何一行中的像素共同地连接到任何一条栅极线GL，布置在任何一列中的像素共同地连接到任何一条数据线DL。
[0063]例如，单元像素可以包括连接到栅极线GL和数据线DL的开关装置TFT以及连接到开关装置TFT的液晶电容器Cs。具体地，液晶电容器Cs具有分别连接到开关装置TFT的漏极端(a)和共电压电极V.的两个端子，具有介电各向异性的介电层形成在所述两个端子之间。
[0064]在单元像素的操作中，当通过栅极驱动器120向一条栅极线GL施加驱动信号时，连接到该栅极线GL的开关装置TFT导通。通过开关装置TFT由源极驱动器130施加到数据线DL的像素数据被发送到通过栅极驱动器120导通的每个开关装置TFT的漏极端(a)。因此，通过在液晶电容器Cs的两个端子之间产生的电场来改变液晶盒(未示出)的液晶取向状态，进而显示图像。
[0065]图2是图1的源极驱动器130的框图。
[0066]参照图2，源极驱动器130可以包括逻辑控制器131、移位寄存器133、数据锁存器135、数字模拟转换器(DAC) 137和输出缓冲器139。
[0067]逻辑控制器131可以接收输入数据邮、D0N, 和Df，并且将接收到的输入数据DoP.DoN.DiP和D:N提供给移位寄存器133。此外，根据示例性示例实施例的逻辑控制器131可以将比较数据X0D_DATA提供给移位寄存器。
[0068]这里，由于比较数据X0R_DATA是通过比较相邻像素(即，相邻数据线DL)的数据而获得的数据，因此将源极驱动器的输出放大器控制为利用比较数据X0R_DATA来使能或非使能。
[0069]逻辑控制器131可以是接口单元，所述接口单元控制操作时序、信号电压和/或数据表达格式等的差异，从而内部地处理外部数据。
[0070]移位寄存器133可以将从逻辑控制器131接收的数据提供给数据锁存器135。移位寄存器133可以包括多个移位寄存器(未示出)，所述多个移位寄存器利用移位时钟使图像数据(即，输入数据DqP、DqN、DiP和Df)和比较数据XOR_DATA顺序地移位，并且输出移位后的图像数据。
[0071]根据示例性实施例的数据锁存器135可以响应于从移位寄存器133供应的采样信号而顺序地锁存数字图像数据，并且把锁存后的数字图像数据提供给DAC 137。可以由多个锁存器来形成数据锁存器135以锁存多个数字图像数据。此外，所述多个锁存器中的每个锁存器具有与数字图像数据的比特数对应的大小。具体地，根据示例性实施例的数据锁存器135可以比较连续的栅极线GL之间的数据，即，一行一行地比较。
[0072]结果，数据锁存器135可以利用比较数据X0R_DATA将放大器开关控制信号ΑΜΡ-Sff-CONT提供给输出缓冲器139，其中，比较数据X0R_DATA包括逻辑控制器131中的行之间的比较结果和列之间的比较结果。
[0073]当后一行中的数据与当前行中的数据相同时，数据锁存器135可以提供使能的放大器开关控制信号AMP-SW-C0NT。此外，当后一行中的数据与当前行中的数据不同时，数据锁存器135可以提供非使能的放大器开关控制信号AMP-SW-C0NT。
[0074]当即使相邻像素(连接到同一条栅极线)具有相同的数据，连续的行中的数据也不相同时，数据锁存器135检测相邻图像数据被改变的状态，并且使放大器开关控制信号ΑΜΡ-Sff-CONT 非使能。
[0075]在传统情况下，当相邻像素中的数据相同时，两个放大器中的一个激活而另一个放大器失活，两个放大器共用数据以降低电流消耗。
[0076]然而，当图像数据值改变(例如，从R像素数据到G像素数据)时，由于相邻像素即使基于改变后的图像数据值也仍具有相同的图像数据值，因此任何一个像素的放大器仍然在之前的状态中非使能。由于图像数据值改变，因此供应到任何一个像素的使能放大器的共电压值改变。此时，连接到使能放大器的电容器中充入的电荷量与之前的状态不同。相应地，因为之前的状态中的电压变化和改变的图像数据值导致电荷量在使能的输出放大器与非使能的输出放大器之间不相同，所以会产生泄漏电流。因此，会产生低质量图像。
[0077]同时，根据示例性实施例，当即使相邻像素(基于数据线)的数据相同，连续的栅极线GL中的数据也不相同时，可以检测到接收到了新的图像数据。因此，可以通过将连接到与对应区域连接的源极驱动器130 (见图1)的所有放大器使能来重置之前的状态。
[0078]根据示例性实施例，针对数据线DL的像素(连接到图像数据值被改变的栅极线GL)，通过将连接到源极驱动器130的所有放大器使能，可以防止因之前的图像数据与当前的图像数据之间电荷量的差异产生的泄漏电流。
[0079]DAC 137可以将锁存的数字图像数据转换成模拟图像数据。
[0080]DAC 137可以将从数据锁存器135发送的数字图像数据转换成模拟图像数据(SP，数据电压)，并将转换后的模拟图像数据发送到输出缓冲器139。DAC 137可以将从数据锁存器135发送的数字图像数据转换成具有正极性(+)和负极性(_)的模拟数据电压，并输出转换后的模拟数据电压。DAC 137可以利用预定数量的正(+)伽马电压和预定数量的负(-)伽马电压来执行图像数据的数字模拟转换。
[0081]输出缓冲器139通过将接收到的模拟图像数据发送到面板140 (见图1)的数据线DL来提供输出数据Yw至Y(N)。输出缓冲器139包括多个输出放大器(未示出)。具体地，根据示例性实施例的输出缓冲器139可以利用放大器开关控制信号AMP-SW-CONT来选择性地控制将输出放大器(未示出)使能或非使能。
[0082]图3是示出图2的逻辑控制器131和移位寄存器133的一些操作的概念图。
[0083]参照图1和图3，逻辑控制器131的接口包(interface packet)形式的配置可以被形成为具有以下处理顺序:起始线(S0L)、配置(CFG)、像素数据线(PIXELDATA)、等待(WAIT)、水平空白时期(HBP)等。
[0084]在S0L时期中，TC0N 110可以控制开始发送数据流(data stream)到源极驱动器130。
[0085]在CFG时期中，可以更新包括在源极驱动器130中的寄存器的值。
[0086]在PIXEL DATA时期中，可以将显示数据(即，像素数据)发送到源极驱动器130。
[0087]在WAIT时期中，可以在源极驱动器130中处理像素数据。
[0088]HBP时期是驱动面板的相应水平行的时间段。即，保持之前的时期中的操作直到接收到具有针对后一水平行的显示信息的行数据为止。这个时期可为响应于从TC0N 110发送的时序控制信号TPb的操作时期。
[0089]如上所述，在接收到新的数据流之前执行作为等待时期的HBP，继而可执行开始发送包数据(packet data)的 SOL。
[0090]虽然已经为了方便起见而公开了接口的一个示例，但是接口不限于此并且可以采用各种包形式。
[0091 ] 将在下面详细描述PIXEL DATA时期。
[0092]在PIXEL DATA时期中，可以基本提供串行化的数据(serialized data)。
[0093]这里，为了方便起见，将以每单元具有2X2像素的数据为例。
[0094]当使用8条总线(未示出)来发送在R像素、G像素和B像素中接收到数据时，可以将该数据划分成诸如 SYNC_DATA0 [7:0]、SYNC_DATA1 [7:0]和 SYNC_DATA2 [7:0]的串行数据组之后，再发送该数据。如图3中所示，串行数据组被分别发送到第N-1行、第N行和第N+1行。这里，第N-1行、第N行和第N+1行表示随机的连续行。
[0095]假定将第一数据组SYNC_DATA0 [7:0]的第一数据提供给第N_1行的奇数列作为R像素，将第二数据组SYNC_DATA1 [7:0]的第一数据提供给第N行的奇数列作为G像素，并将第三数据组SYNC_DATA2 [7:0]的第一数据提供给第N+1行的奇数列作为B像素。
[0096]根据薄膜晶体管(TFT) IXD的特性，通过交替地施加正极性⑴和负极性㈠来形成施加到像素的伽马电压的极性。因此，在每单元具有2X2像素的数据中，奇数列具有相同的极性同时偶数列具有相同的极性。即，当向奇数列施加正极性⑴的伽马电压时，向偶数列施加负极性㈠的伽马电压。
[0097]根据示例性实施例，产生比较数据X0R_0DD和X0R_EVEN来比较具有相同的极性的像素。例如，通过将第一数据组SYNC_DATA0[7:0]的第一数据与第三数据组SYNC_DATA2[7:0]的第一数据(S卩，图3中的1和3)进行比较来确定像素数据值是否相同。类似地，通过将第二数据组SYNC_DATA1 [7:0]的第一数据与第一数据组SYNC_DATA0 [7:0]的第二数据(即，图3中的2和4)进行比较来确定像素数据值是否相同。例如，当比较的结果相同时可以发送“1”，当比较的结果不同时可以发送“0”。可以在逻辑控制器131中处理上述过程。
[0098]比较数据X0R_0DD和X0R_EVEN在每个移位寄存器时钟中被发送到数据锁存器135(见图 2)。
[0099]图4是图2的数据锁存器135的框图。
[0100]参照图4，数据锁存器135可以包括:多个触发器135-1、135-2、135-3、135-4、135-5和135-6 ；X0R装置(X0R)；以及第一 AND装置和第二 AND装置(AND1和AND2)。
[0101]第一触发器至第三触发器135-1、135-2和135-3可以串联连接并串行地发送第一触发器135-1中接收的数据SYNC_DATA。这里，通过行(即，栅极线GL)来接收数据。
[0102]X0R将第N数据(即，謝DATA)的像素数据值与第N-1数据(即，# (N_l) DATA)的像素数据值进行比较，以确定所述值是否不同。X0R是比较器，并且可以改变为比较电路或者具有代替X0R门的比较功能的另一种电路。
[0103]第四触发器至第六触发器135-4、135-5和135-6可以串行地发送第四触发器135-4中接收的比较数据X0R_DATA。
[0104]这里，比较数据X0R_DATA表示如图3中所述的奇数列和偶数列的比较结果的比较数据 X0R_0DD 和 X0R_EVEN。
[0105]第一 AND装置AND1对第五触发器135-5的输出信号和第六触发器135-6的输出信号执行逻辑AND，并输出逻辑AND的输出信号。
[0106]第二 AND装置AND2对AND1的输出